CN108039887B

CN108039887B - 可编程的电流控制振荡器

Info

Publication number: CN108039887B
Application number: CN201711470007.XA
Authority: CN
Inventors: 王磊; 孟智凯; 贾红; 程显志; 韦嶔; 陈维新
Original assignee: XI'AN INTELLIGENCE SILICON TECHNOLOGY Inc
Current assignee: XI'AN INTELLIGENCE SILICON TECHNOLOGY Inc
Priority date: 2017-12-29
Filing date: 2017-12-29
Publication date: 2021-03-16
Anticipated expiration: 2037-12-29
Also published as: CN108039887A

Abstract

本发明涉及一种可编程的电流控制振荡器，所述振荡器包括外部基准电路(10)、分段式电流舵(20)和振荡电路(30)，所述外部基准电路(10)分别电连接至所述分段式电流舵(20)和所述振荡电路(30)，所述分段式电流舵(20)电连接至所述振荡电路(30)。本发明技术方案通过设置分段式电流舵，可实现对外部基准电路提供的固定大小的基准电流进行调整，从而改变进入振荡电路的电流的大小，使振荡器输出的时钟信号的频率发生变化。因此，本发明实施例提供的可编程的电流控制振荡器，可以调整时钟频率，提高时钟频率的精度。

Description

可编程的电流控制振荡器

技术领域

本发明属于电子技术领域，具体涉及一种可编程的电流控制振荡器。

背景技术

振荡器(英文：oscillator)是用来产生重复电子讯号(通常是正弦波或方波)的电子元件。其构成的电路叫振荡电路。能将直流电转换为具有一定频率交流电信号输出的电子电路或装置。广泛用于电子工业、医疗、科学研究等方面。

现有的振荡器如图1所示，主要包括：由电容C1和C2，四个开关S1、S2、S1B和S2B，以及两个比较器101和102以及RS触发器RS 103组成的振荡产生部分。PMOS管P4为电容C1和C2提供充电电流，基准电压vref输入到比较器101和102的反相输入端，电容C1的电压VCAP1和电容C2的电压VCAP2和基准电压vref进行比较，将比较结果输入到RS触发器RS 103的S端或R端实现对RS触发器RS 103的置0或置1，从而从Q端或Q非端输出振荡信号,Q端输出的振荡信号连接到开关S1和S2B，Q非端输出的振荡信号连接到开关S2和S1B，实现对开关S1、S2、S1B和S2B的控制，并控制电容C1和C2的充放电。由PMOS管P1和P2，NMOS管N1和N2形成镜像电流源，其中PMOS管P1和P2和P4呈镜像电流关系；NMOS管N1和N2的栅源电压差除以电阻R1的值确定PMOS管P2和NMOS管N2的路径的电流的大小从而确定各镜像电流路径中的镜像电流大小。

然而上述振荡器一旦电路尺寸及电阻值确定，则电容充电电流大小就不可变，振荡器输出的固定值的时钟频率，当产品的振荡器产生的时钟频率与需要的频率存在偏差时，由于产品中电路已经不能改变，时钟频率不可进行再调整，导致输出频率精度低。因此，设计一种可调整且精度高的时钟振荡器是本领域的热点研究话题。

发明内容

针对以上存在的问题，本发明提出了一种可编程的电流控制振荡器，具体的实施方式如下。

本发明实施例提供一种可编程的电流控制振荡器，所述振荡器包括外部基准电路10、分段式电流舵20和振荡电路30，所述外部基准电路10分别电连接至所述分段式电流舵20和所述振荡电路30，所述分段式电流舵20电连接至所述振荡电路30；其中，

所述外部基准电路10用于分别向所述分段式电流舵20提供基准电流和向所述振荡电路30提供基准电压；

所述分段式电流舵20用于根据输入的数字码向所述振荡电路30提供电流；

所述振荡电路30用于根据所述分段式电流舵20提供的不同大小的电流输出不同的时钟频率。

在本发明的一个实施例中，所述分段式电流舵20包括数字模块和模拟模块，所述模拟模块的输入端电连接至所述外部基准电路10，所述模拟模块的输出端电连接至所述振荡电路30；所述数字模块通过输入数字码控制所述模拟模块的输出电流，所述振荡电路30根据所述模拟模块输出的电流产生不同的时钟频率。

在本发明的一个实施例中，所述数字模块包括：数字码信号输入端和温度计译码器，所述模拟模块包括高N-M位单位电流源结构和低M位二进制加权电流源结构，其中，

所述高N-M位单位电流源结构电连接至所述温度计译码器；所述温度计译码器和所述低M位二进制加权电流源结构分别电连接至所述数字码信号输入端；其中，N、M为大于等于1的整数。

在本发明的一个实施例中，所述高N-M位单位电流源结构包括2^N-M-1个单位电流源开关和与所述单位电流源开关串联的2^N-M-1个单位电流源晶体管组，每一所述单位电流源晶体管组包括2^M个相互并接的晶体管，所述单位电流源开关用于控制所述单位电流源晶体管组与所述振荡电路30的关断和导通。

在本发明的一个实施例中，所述低M位二进制加权电流源结构与所述高N-M位单位电流源结构并接，且所述低M位二进制加权电流源结构包括M个二进制加权电流源开关和与所述二进制加权电流源开关串联的M个二进制加权电流源晶体管组，对所述M个二进制加权电流源晶体管组排序，每个晶体管组包括2^M-1个相互并接的晶体管，所述二进制加权电流源开关用于控制所述二进制加权电流源晶体管组与所述振荡电路30的关断和导通。

在本发明的一个实施例中，所述振荡电路30包括第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第一电容C1、第二电容C2，第一比较器COMP1、第二比较器COMP2和触发器RS，其中，所述第一晶体管M1接收所述分段式电流舵20提供的电流，所述第二晶体管M2和所述第三晶体管M3与所述第一晶体管M1镜像连接；

所述第一电容C1与所述第四晶体管M4并联，且所述第一电容C1的下极板接地，上极板分别电连接至所述第二晶体管M2和所述第一比较器COMP1的反向输入端；

所述第二电容C2与所述第五晶体管M5并联，且所述第二电容C2的下极板接地，上极板分别电连接至所述第三晶体管M3和所述第二比较器COMP2的反向输入端；

所述第一比较器COMP1的正向输入端和所述第二比较器COMP2的正向输入端电连接至所述外接基准电路；所述第一比较器COMP1的输出端电连接至所述触发器RS的R端，所述第二比较器COMP2的输出端电连接至所述触发器RS的S端；

所述触发器RS的Q端电连接至所述第四晶体管M4的栅极，所述触发器RS的Q非端电连接至所述第五晶体管M5的栅极。

在本发明的一个实施例中，所述外部基准电路包括第六晶体管M6、第七晶体管M7、第八晶体管M8和电源，所述第六晶体管M6的源极、所述第七晶体管M7的源极和所述第八晶体管M8的源极电连接至所述电源，所述第六晶体管M6的栅极与所述第七晶体管M7的栅极和所述第八晶体管M8的栅极串接，所述第六晶体管M6的漏极用于提供基准电流，所述第七晶体管M7的漏极电连接至电阻R，用于提供基准电压。

在本发明的一个实施例中，所述振荡器还外接有FPGA数据配置电路，所述FPGA数据配置电路电连接至所述数字码信号输入端，向所述分段式电流舵20提供不同的数字码。

本发明的有益效果为：

1、本发明技术方案通过设置分段式电流舵，可实现对外部基准电路提供的固定大小的基准电流I₀进行调整，分段式电流舵通过控制开关的导通和关断改变电流源输出总电流的大小，也即改变进入振荡电路的电流的大小，振荡电路给第一电容或第二电容充放电输出时钟信号，当电流大小改变时，则给电容充放电的时长发生改变，振荡器输出的时钟信号的频率发生变化。因此，本发明实施例提供电流控制振荡器，可以调整时钟频率，提高时钟频率的精度。

2、本发明实施例中，分段式电流舵接收FPGA配置电路发送的数字码，当FPGA配置电路发送的数字码改变时，分段式电流舵输出总电流的大小发生改变，因此，本实施例提供的振荡器可以应用于FPGA时钟网络结构中，当振荡器输出的时钟频率存在偏差时，可通过改变数字码来调整总电流的大小，进而调整时钟频率，因此能够提高时钟频率的精度，解决了现有技术中时钟频率精度低的问题。

附图说明

图1为现有的振荡器的电路结构示意图；

图2为本发明实施例提供的振荡器的模块示意图；

图3为本发明实施例提供的振荡器的电路结构示意图。

附图标记说明：

外部基准电路 10；

分段式电流舵 20；

振荡电路 30。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

实施例一

如图2-图3所示，图2为本发明实施例提供的振荡器的模块示意图；图3为本发明实施例提供的振荡器的电路结构示意图。本发明实施例提供的电流控制振荡器，包括外部基准电路10、分段式电流舵20和振荡电路30，具体的，外部基准电路10向分段式电流舵20的电流源输出基准电流I₀，分段式电流舵20外接至数字码信号输入端，通过数字码信号输入端输入的数字码，调整其内部的控制开关导通或者关断，从而控制分段式电流舵20的输出总电流的大小，分段式电流舵20的电流输出端电连接至振荡电路30的电流输入端，本发明实施例中，用电流I_in表示振荡电路30的输入电流。

需要说明的是，本发明实施例中，数字码信号输入端可以外接数字码器或者其他任何能够输入数字码的装置，本发明实施例对此不做限制。

振荡电路30的工作原理为：通过输入电流向第一电容充电，并且第二电容放电，当第一电容的电压大于基准电压vref，则第一电容停止充电，发出一次时钟信号，该第一电容进行放电，第二电容进行充电，当第二电容的电压大于基准电压vref，则第二电容停止充电，发出一次时钟信号。由此可知，相邻的两次时钟信号之间构成一个时钟周期，在电容容量固定的情况下，由充电电流的大小决定充电时长，而充电时长决定时钟频率，因此，当分段式电流舵20的输出总电流的大小发生变化，那么，振荡电路30的输入电流I_in也发生变化，相应的输入电流给电容充电的充电时长变化，即改变了时钟频率，因此，本发明实施例中提供的电流控制振荡器，可以调整时钟频率，提高时钟频率的精度。解决了现有的振荡器频率固定不可调，且频率精度低的技术问题。

进一步的，分段式电流舵20的结构具体为：包括数字模块和模拟模块，模拟模块的输入端电连接至外部基准电路10，模拟模块的输出端电连接至振荡电路30；所述数字模块通过输入数字码控制所述模拟模块的输出电流，所述振荡电路30根据所述模拟模块输出的电流产生不同的时钟频率。

具体的，分段式电流舵的模拟模块，第一端为输入端，第二端为输出端，其中，模拟模块还设置有第三端，该第三端用于连接数字模块，输入端输入基准电流之后，模拟模块根据第三端输入的数字码，控制电流舵内部开关导通或者关断，从而输出与输入的数字码相匹配的输出电流。

进一步的，数字模块包括：数字码信号输入端和温度计译码器，模拟模块包括高N-M位单位电流源结构和低M位二进制加权电流源结构，其中，

高N-M位单位电流源结构电连接至温度计译码器；温度计译码器和低M位二进制加权电流源结构分别电连接至数字码信号输入端；其中，N、M为大于等于1的整数。

具体的，数字码有高位和低位之分，每一位数字码代表不同的电流大小(或者电压大小)，本发明实施例提供的分段式电流舵为N位分段式电流舵，其数字码信号输入端输入的数字码也为N位，其中，高N-M位数字码传输至温度计译码器，经过转换后连接至单位电流源结构上，单位电流源结构根据该高N-M位数字码，输入与之对应的电流；低M位数字码直接连接至二进制加权电流源结构上，二进制加权电流源结构根据该低M位数字码输出相应大小的电流，最终，单位电流源结构的输出电流和低位二进制加权电流源结构的输出电流一起构成分段式电流舵20的总输出电流。

需要说明的是，二进制加权电流源结构采用的是宽长比依次增大的模式控制输出电流，而当二进制加权电流源的电流较大时，很容易出现静态误差，导致输出电流不准，因此，引入了高位单位电流源结构，高位单位电流源连接的温度计译码器，自动对输入的数字码的高位部分进行转换，再将转换之后的数字码输入到单位电流源中，以控制单位电流源的电流输出。

进一步的，分段式电流舵20的单位电流源结构和二进制加权电流源结构根据输入的数字码的大小输出不同大小的电流，其具体实现方式如下：

首先，高N-M位单位电流源结构包括2^N-M-1个单位电流源开关和与单位电流源开关串联的2^N-M-1个单位电流源晶体管组，每一单位电流源晶体管组包括2^M个相互并接的晶体管，单位电流源开关用于控制单位电流源晶体管组与振荡电路30的关断和导通。

其中，单位电流源开关与单位电流源晶体管组是一对一串联构成，一个单位电流源结构包括2^N-M-1个开关和2^N-M-1个晶体管组，而每一个晶体管组内包括固定的2^M个相互并联的晶体管，因此，单位电流源结构的每一个开关控制的电流大小是相同的。单位电流源结构根据经温度计译码器转换过的转换码，控制其内部的2^N-M-1个开关，部分导通，部分关断，这样导通部分的晶体管组的电流之和即单位电流源结构输出的电流。

其次，低M位二进制加权电流源结构与高N-M位单位电流源结构并接，且低M位二进制加权电流源结构包括M个二进制加权电流源开关和与二进制加权电流源开关串联的M个二进制加权电流源晶体管组，对M个二进制加权电流源晶体管组排序，每个晶体管组包括2^M ^-1个相互并接的晶体管，二进制加权电流源开关用于控制二进制加权电流源晶体管组与振荡电路30的关断和导通。

低M位二进制加权电流源结构为加权制，对应每一位数字码，设置有对应的一位开关，因此包括M个二进制加权电流源开关，该M个二进制加权电流源开关对应为第1位二进制加权电流源开关，第2位二进制加权电流源开关......第M位二进制加权电流源开关，而每一位电流源开关所对应的二进制加权电流源晶体管组内的多个晶体管的个数与其所在的位有关，具体为2^M-1个。即，当M取值为1时，第1位二进制加权电流源开关对应的第1位二进制加权电流源晶体管组内包括1个晶体管；当M取值为3时，第3位二进制加权电流源开关对应的第3位二进制加权电流源晶体管组内包括2^3-1个晶体管；以此类推，第M位二进制加权电流源开关控制2^M-1个相互并联的晶体管的输出电流。二进制加权电流源结构中，每一个二进制加权电流源开关控制的电流的大小是不相同的。

分段式电流舵20结合了单位电流源和二进制加权电流源结构的优点，但对于一个N位分段式电流舵20而言，两种译码方式各应占多大比重，将直接影响电流舵的整体性能，因此，对分段点M的选取进行分析和较优选择是非常重要的，详细内容在实施例二中进行说明。

进一步的，分段式电流舵20输出的总电流通过第一晶体管M1进入振荡电路30，第一晶体管M1的栅极分别电连接至第二晶体管M2的栅极和第三晶体管M3的栅极，第一晶体管M1的源极分别电连接至第二晶体管M2的源极和第三晶体管M3的源极，因此，第一晶体管M1、第二晶体管M2和第三晶体管M3构成电流镜，第二晶体管M2和第三晶体管M3内的电流大小与第一晶体管M1的完全相同，并且，第二晶体管M2的漏极电连接至第一电容C1的上极板，第三晶体管M3的漏极电连接至第二电容C2的上极板，分别负责向第一电容C1和第二电容充电C2。第一电容C1和第二电容C2的下极板接地，用于放电。

第一电容C1的上极板还电连接至第一比较器COMP1的反向输入端，第二电容C2的上极板电连接至第二比较器COMP2的反向输入端，第一比较器COMP1和第二比较器COMP2的正向输入端电连接至外部基准电路10的电压输出端，这样，第一比较器COMP1和第二比较器COMP2通过比较第一电容C1的电压与基准电压vref，以及第二电容C2的电压与基准电压vref，并将比较结果发送至触发器RS的输入端。

与第一电容C1并联设置有第四晶体管M4，与第二电容C2并联设置有第五晶体管M5，第四晶体管M4和第五晶体管M5的栅极分别电连接至触发器RS的输出端，从而控制第一电容C1和第二电容C2处于充电状态或者放电状态。

工作过程为：当第一电容C1的电压大于基准电压vref，经第一比较器COMP1和触发器RS控制第四晶体管M4关断和第五晶体管M5导通，第一电容C1停止充电开始放电，第二电容C2开始充电，触发器RS输出一次时钟信号；当第二电容C2的电压大于基准电压vref，经第二比较器COMP2和触发器RS控制第四晶体管M4导通和第五晶体管M5关断，第二电容C2停止充电开始放电，第一电容C1又开始充电，触发器RS输出一次时钟信号，此时振荡电路完成一个振荡周期。由充放电电流大小决定充放电时间，也即决定振荡器的时钟频率。

进一步的，本发明实施例中，外部基准电路包括第六晶体管M6、第七晶体管M7、第八晶体管M8和电源，第六晶体管M6的源极、第七晶体管M7的源极和第八晶体管M8的源极电连接至电源，第六晶体管M6的栅极与第七晶体管M7的栅极和第八晶体管M8的栅极串接，第六晶体管M6的漏极用于提供基准电流，第七晶体管M7的漏极电连接至电阻R，用于提供基准电压。

此外，所述振荡器还外接有FPGA数据配置电路，所述FPGA数据配置电路电连接至所述数字码信号输入端，向所述分段式电流舵20提供不同的数字码。

本发明技术方案通过FPGA数据配置电路向振荡器输入不同的数字码，使得分段式电流舵向振荡电路输出不同大小的电流，从而改变振荡器的时钟频率，实现时钟频率的可调整性，以及提高时钟频率精度的目的，且本发明实施例提供的振荡器可应用于FPGA时钟网络中。

实施例二

在上述实施例的基础上，较为详细地对本发明实施例提供的电流控制振荡器进行详细介绍，具体如下：

通过输入N位数字码选择分段式电流舵的控制开关的导通和关断，其中，如图3所示，单位电流源结构中的开关用K₂ ^(N-M) _-1至K₀，表示；二进制加权电流源结构中的开关用S_M-1至S₀表示。流过镜像pmos管的电流为所有导通的mos管的电流之和，从而得到了一定的镜像pmos管电流I_in，电流I_in输入振荡电路30中，通过电流镜镜像到第二晶体管M2支路和第三晶体管M3支路，作为第一电容C1和第二电容C2的充放电电流。正向时钟信号CLK+控制第四晶体管M4，进而控制第一电容C1进入充电周期(或是进入放电周期)，同时，负向时钟信号CLK-用于控制第五晶体管M5，进而控制第二电容C2进入放电周期(或是进入充电周期)。两个电容上极板的电压与基准电压分别通过比较器比较后，经过触发器RS的置位或复位进而控制电容充放电，这样周期的充放电，从而实现一定频率的时钟信号输出，就产生了时钟频率。

具体的，输入N位数字码选择分段式电流舵控制开关的导通和关断，其选择和控制过程如下：

由振荡电路30中电容充放电可得

在电路中充放电电容容值C以及基准电压Vref确定的情况下，根据需要的时钟频率f_osc，输入电流I_in为：

I_in＝f_osc·2·C·Vref (1)

当分段式电流舵20中所有控制开关全部导通时，此时输出电流最大，同时也确定了时钟频率范围。最低位电流源开关S0控制的电流的大小ΔI_in，代表电流的最小变化量，相应地，使得振荡电路30的时钟频率产生的变化量即为频率精度，即

当(N位分段式电流舵20对应N位数字码)N位数字码全为1时，高位N-M位控制的单位电流源结构和低M位二进制加权电流源结构的电流之和I_total为：

I_total＝(N-M+1)·2^M·ΔI_in+2^M-1·ΔI_in (2)

对于确定的频率精度，时钟频率必须在N位分段式电流舵20可调范围内，因此时钟频率应该保证：

I_total>I_in (3)

为了能得到分段电流源结构最优的分段点M，需要主要从分段式电流舵20的性能参数DNL(微分非线性误差)和INL(积分非线性误差)与芯片所消耗的面积进行考虑。

DNL(微分非线性误差)表示在垂直跨度上实际输出曲线的相邻两个台阶的增量与理想的台阶增量的差值，它的单位是LSB。

INL(积分非线性误差)是指对于任一输入数字码，实际的输出与理想输出的差值，它单位也是LSB。

其中，改变相同尺寸的MOS管的个数以构成不同的电流源，数字码包括b0,b1,b2,b3,.....,bM-1，最低位b0对应电流源的mos管个数为1，高一位b1对应电流源的mos管个数为2，.....，最高位bM-1对应的mos管个数为2^M-1，则对应的二进制加权电流为I_LSB，2I_LSB....(M-1)I_LSB。高N-M位的数字码通过温度计译码器将N-M位二进制码转换生成2^N-M-1位温度计码，分别对应单位电流源结构上2^N-M个的控制开关并决定对应单位电流源导通和关断。高位N-M位单位电流源结构共有2^N-M-1个电流值为I_U＝2^MI_LSB的电流源。

最低位电流源I_LSB标准偏差为：

其中，

是mos管关于V_TH的阈值电压失配参数，V_OD是mos管的过驱动电压，W_LSB是最低位电流源mos管的宽，L_LSB是低位电流源mos管的长。

由以上知，N位分段式电流舵20，其INL标准偏差：

其中，

为电流值I_U相对于I_LSB偏差。

对于N位分段式电流舵20，当低M位的二进制加权电流源的控制开关从全部导通状态到全部关断，而同时高N-M位单位电流源结构的电流源的控制开关由全部关断到至少导通其中一个，举例而言，设定N位分段式电流舵20为6位，其中，低4位为二进制加权电流源结构，高2位为单位电流源结构，当数字码为001111时，低位二进制加权电流源全部导通，而高位单位电流源全部关断，当数字码跳转为010000时，低4位二进制加权电流源结构全部关断，而单位电流源结构导通，此时分段式电流舵20出现最大DNL,因此其DNL标准方差为：

为了电流源之间匹配，高位的电流源mos尺寸都是以最低位电流源mos尺寸为参考单位进行设计，因此最低位电流源面积为A_LSR,高N-M位单位电流源结构面积为：A_U＝2^M·A_LSR,因而有：

将式(7)带入式(5)和式(6)，得：

将式(4)代入式(8)，对于确定的DNL，得最低位电流源面积A_LSB,DNL：

其中，假设各个电流源的值服从正态分布，为减小电流源之间误差，电流源电流值分布满足3σ要求，其中，σ为电流源的标准偏差，S为偏差系数，一般情况S＝3，表示数值分布在(u-3σ,u+3σ)中的概率为0.9974。。

将式(4)代入式(9)，对于确定的DNL，得最低位电流源面积A_LSB,INL：

当DNL和INL对应的电流源面积相等时，性能达到最优，有：

A_LSB,INL＝A_LSB,DNL (12)

由以上式(10)～(12)得到分段点M_X的表达式：

当M＜M_X,分段式电流舵20总的电流源面积受限于INL。当M＞M_X,分段式电流舵20总的电流源面积受限于DNL。在保证时钟频率在可调范围内，由式(13)确定了分段点M。

本发明实施例中，假设时钟频率fosc＝200Mhz，频率调整精度为Δfosc＝0.1Mhz，电容量为C＝10p，标准电压为Vref＝0.5v，微分非线性误差DNL＝0.2LSB，积分非线性误差INL＝0.2LSB，由式I_total>I_in确定M和N关系式，由式(13)确定M和N的另一个关系式。由以上两个M和N的关系式从而确定了分段式电流舵20的位数N和分段点M。

综上所述，本文中应用了具体个例对本发明实施例提供的一种可编程的电流控制振荡器的实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方案及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制，本发明的保护范围应以所附的权利要求书为准。

Claims

1.一种可编程的电流控制振荡器，其特征在于，所述振荡器包括外部基准电路(10)、分段式电流舵(20)和振荡电路(30)，所述外部基准电路(10)分别电连接至所述分段式电流舵(20)和所述振荡电路(30)，所述分段式电流舵(20)电连接至所述振荡电路(30)；其中，

所述外部基准电路(10)用于分别向所述分段式电流舵(20)提供基准电流和向所述振荡电路(30)提供基准电压；

所述分段式电流舵(20)用于根据输入的数字码向所述振荡电路(30)提供电流；

所述振荡电路(30)用于根据所述分段式电流舵(20)提供的不同大小的电流输出不同的时钟频率；

其中，所述分段式电流舵(20)包括数字模块和模拟模块，所述模拟模块的输入端电连接至所述外部基准电路(10)，所述模拟模块的输出端电连接至所述振荡电路(30)；所述数字模块通过输入数字码控制所述模拟模块的输出电流，所述振荡电路(30)根据所述模拟模块输出的电流产生不同的时钟频率；

所述数字模块包括：数字码信号输入端和温度计译码器，所述模拟模块包括高N-M位单位电流源结构和低M位二进制加权电流源结构，其中，

所述高N-M位单位电流源结构电连接至所述温度计译码器；所述温度计译码器和所述低M位二进制加权电流源结构分别电连接至所述数字码信号输入端；其中，N、M为大于等于1的整数；

所述高N-M位单位电流源结构包括2^N-M-1个单位电流源开关和与所述单位电流源开关串联的2^N-M-1个单位电流源晶体管组，每一所述单位电流源晶体管组包括2^M个相互并接的晶体管，所述单位电流源开关用于控制所述单位电流源晶体管组与所述振荡电路(30)的关断和导通。

2.根据权利要求1所述的可编程的电流控制振荡器，其特征在于，所述低M位二进制加权电流源结构与所述高N-M位单位电流源结构并接，且所述低M位二进制加权电流源结构包括M个二进制加权电流源开关和与所述二进制加权电流源开关串联的M个二进制加权电流源晶体管组，对所述M个二进制加权电流源晶体管组排序，每个晶体管组包括2^M-1个相互并接的晶体管，所述二进制加权电流源开关用于控制所述二进制加权电流源晶体管组与所述振荡电路(30)的关断和导通。

3.根据权利要求2所述的可编程的电流控制振荡器，其特征在于，所述振荡电路(30)包括第一晶体管(M1)、第二晶体管(M2)、第三晶体管(M3)、第四晶体管(M4)、第五晶体管(M5)、第一电容(C1)、第二电容(C2)，第一比较器(COMP1)、第二比较器(COMP2)和触发器(RS)，其中，所述第一晶体管(M1)接收所述分段式电流舵(20)提供的电流，所述第二晶体管(M2)和所述第三晶体管(M3)与所述第一晶体管(M1)镜像连接；

所述第一电容(C1)与所述第四晶体管(M4)并联，且所述第一电容(C1)的下极板接地，上极板分别电连接至所述第二晶体管(M2)和所述第一比较器(COMP1)的反向输入端；

所述第二电容(C2)与所述第五晶体管(M5)并联，且所述第二电容(C2)的下极板接地，上极板分别电连接至所述第三晶体管(M3)和所述第二比较器(COMP2)的反向输入端；

所述第一比较器(COMP1)的正向输入端和所述第二比较器(COMP2)的正向输入端电连接至外接基准电路；所述第一比较器(COMP1)的输出端电连接至所述触发器(RS)的R端，所述第二比较器(COMP2)的输出端电连接至所述触发器(RS)的S端；

所述触发器(RS)的Q端电连接至所述第四晶体管(M4)的栅极，所述触发器(RS)的Q非端电连接至所述第五晶体管(M5)的栅极。

4.根据权利要求3所述的可编程的电流控制振荡器，其特征在于，所述外部基准电路包括第六晶体管(M6)、第七晶体管(M7)、第八晶体管(M8)和电源，所述第六晶体管(M6)的源极、所述第七晶体管(M7)的源极和所述第八晶体管(M8)的源极电连接至所述电源，所述第六晶体管(M6)的栅极与所述第七晶体管(M7)的栅极和所述第八晶体管(M8)的栅极串接，所述第六晶体管(M6)的漏极用于提供基准电流，所述第七晶体管(M7)的漏极电连接至电阻R，用于提供基准电压。

5.根据权利要求1-4任一项所述的可编程的电流控制振荡器，其特征在于，所述振荡器还外接有FPGA数据配置电路，所述FPGA数据配置电路电连接至所述数字码信号输入端，向所述分段式电流舵(20)提供不同的数字码。