CN103532548A - 模拟-数字信号转换方法及其装置 - Google Patents

Abstract

本发明提供了一种模拟-数字信号转换方法及其装置，以及包括所述方法和装置的数字锁相环电路。模拟-数字信号转换方法可以包括：通过将从N个延时元件的输出端检测的N个延时信号与基准信号相比较产生具有N个比特的第一数字输出信号；通过将由第（N+1）个延时元件产生的辅助延时信号与基准信号相比较产生第二数字输出信号；以及基于第一数字输出信号以及第二数字输出信号确定N个延时元件中的每一个的延迟时间的改变。

Description

模拟-数字信号转换方法及其装置

相关申请的交叉引用

本申请要求2012年7月4日向韩国知识产权局提交的韩国专利申请第10-2012-0073053号的优先权，其全部内容结合于此作为参考。

技术领域

本发明涉及一种模拟-数字信号转换方法及其装置，以及包括所述方法和装置的数字锁相环电路。

背景技术

锁相环（PLL）电路被广泛用于在诸如长期演进（LTE）等的第四代移动通信系统、诸如蓝牙TM的便携式电话技术、全球定位系统（GPS）、宽带码分多址方案等、诸如802.11a/b/g方案等的无线局域网（WLAN）中以产生应用载波频率。现有技术的模拟PLL电路的问题在于，需要高速运行的除法器，并且由于金属氧化半导体（MOS）的宽-长比依赖于电流源的噪声，准确性等而受到限制，所以并不能减小其面积。

此外，由于环路滤波器包括无源电阻和电容器，这占据了相对大的面积，为了确保想要的模拟信号电平，需要压控振荡器（VCO）缓冲器、局部振荡器（LO）缓冲器、输出缓冲器等以增加功率消耗。此外，当工艺改变时，由于模拟PLL电路的对工艺特性的敏感性，所有的模块都完全需要重新设计，增加了制造时间和制造成本。因此，存在对能够解决上述问题的数字PLL电路的需求。

数字PLL电路是用于将模拟信号转换为数字信号的模块，它可以包括时间-数字转换器（TDC）。TDC包括一个或多个延时单元，每一个延时单元的延迟时间可以根据诸如PVT（工艺，电源电压，温度）条件的工艺、电源电压，温度等增加或减少。因此，在TDC的设计阶段，需要根据PVT条件等而有效地补偿延迟时间改变的技术。

专利文献1涉及TDC并且提出了一种TDC作为适用于数字PLL电路的模拟-数字转换器，而并没有披露关于辅助延时单元的内容以及补偿各延时单元的延迟时间的改变的内容。此外，专利文献2披露了从不同TDC输出两个数字信号的内容，而并没有通过使用这两个数字信号来补偿延迟时间的改变的内容。

[相关技术文献]

（专利文献1）1.韩国专利公开第KR10-2011-0113790号

（专利文献2）2.美国专利公开第US2009/0153377号

发明内容

本发明的一方面提供了一种模拟-数字信号转换方法及其装置，以及包括所述方法和装置的数字锁相环（PLL）电路，能够通过使用从N个延时元件和额外地连接至N个延时元件的辅助延时元件产生的数字信号，补偿根据PVT条件产生的延迟时间的改变。

根据本发明的一方面，提供了一种模拟-数字信号转换的方法，包括：通过将从N个延时元件的输出端检测的N个延时信号中的每一个与基准信号相比较，产生具有N个比特的第一数字输出信号；通过将第（N+1）个延时元件产生的辅助延时信号与基准信号相比较，产生第二数字输出信号；以及基于第一数字输出信号和第二数字输出信号确定N个延时元件中的每一个的延迟时间的改变。

在确定中，当第二数字输出信号具有高值时，可以确定N个延时元件中的每一个的延迟时间已经减少。

在测定中，当第二数字输出信号具有低值时，可以确定N个延时元件中每一个的延迟时间已经减少或者是正常的。

在测定中，当在第一数字输出信号中的N个比特中具有“1”值的比特数小于在N个延时元件中的每一个的延迟时间是正常时的第一数字输出信号中具有高值的比特数时，可以确定N个延时元件中涉外每一个的延迟时间已经增加。

本方法还可以包括：当在延迟时间改变的确定中确定了N个延时元件中的每一个的延迟时间已经改变时，校正N个延时元件中的每一个的延迟时间。

在校正中，当确定N个延时元件中的每一个的延迟时间已经增加，可以降低包含在N个延时元件的每一个中的电容器组的电容值。

在校正中，当确定N个延时元件中的每一个的延迟时间已经减少时，可以增加包含在N个延时元件的每一个中的电容器组的电容值。

根据本发明的另一方面，提供了一种模拟-数字信号转换装置，包括：信号转换单元，所述信号转换单元包括N个延时元件和串联连接至N个延时元件中的第N个延时元件的辅助延时元件，所述N个延时元件彼此串联并从预定的输入信号产生N个延时信号；以及信号处理单元，通过将N个延时信号中的每一个与基准信号相比较，产生具有N个比特的第一数字输出信号，并且通过将由辅助延时元件输出的辅助延时信号与基准信号相比较，产生第二数字输出信号，其中，信号处理单元基于第一数字输出信号与第二数字输出信号确定N个延时元件中的每一个的延迟时间的改变。

N个延时单元中每一个都可以包括具有可变电容值的电容器组，该可变电容值由具有M个比特的数字控制信号确定。

当确定N个延时单元中每一个的延迟时间在正常范围外时，信号处理单元可以通过调节电容器组的可变电容值来调节N个延时单元中每一个的延迟时间。

当确定N个延时单元中每一个的延迟时间大于正常范围的上限时，信号处理单元可以降低电容器组的可变电容值。

当确定N个延时单元中每一个的延迟时间小于正常范围的下限时，信号处理单元可以增大电容器组的可变电容值。

电容器组可以包括：具有固定电容值小于可变电容值最大值的固定电容器；以及由包括在数字控制信号中的M个比特中的每一个选择性地控制的M个电容器单元。

由M个比特中的最高有效位（MSB）值控制的M个电容器单元中的电容器单元，可以具有对应于可变电容值最大值30%的电容值，并且由M个比特中的最低有效位（LSB）值控制的M个电容器单元中的电容器单元，可以具有对应于可变电容值最大值30/2 ^M%的电容值。

当第二数字输出信号具有高值时，信号处理单元可以确定N个延时单元中每一个的延迟时间已经减少。

当第二数字输出信号具有低值，并且在第一数字输出信号中具有高值的比特数小于在延时单元中每一个的延迟时间都是正常时的包括在第一数字输出信号中的具有高值的比特数时，信号处理单元可以确定N个延时单元中每一个的延迟时间已经增加。

输入信号可以包括，由信号处理单元产生并用来确定N个延时元件的每一个的延迟时间的改变的第一输入信号和从外部传输的第二输入信号，而基准信号可以包括由信号处理单元产生并用来确定N个延时元件的每一个的延迟时间的改变的第一基准信号和从外部传输的第二基准信号。

所述装置还可以包括：信号选择单元，当由信号处理单元输出的输入选择信号具有第一值时，控制第一输入信号和第一基准信号输入至信号转换单元，并且当由信号处理单元输出的输入选择信号具有与第一值不同的第二值时，控制第二输入信号和第二基准信号输入至信号转换单元。

附图说明

本发明的上述以及其他方面，特征和其他优点，可以通过以下结合附图的详尽描述来清楚地理解，其中：

图1是根据本发明的实施方式的模拟-数字信号转换装置的框图；

图2是图1中所示的模拟-数字信号转换装置的信号转换单元的详细示图。

图3是示出了根据本发明的实施方式的模拟-数字信号转换方法的过程的流程图。

图4至图6是示出了根据本发明的实施方式的模拟-数字信号转换方法的时序图。

图7和图8是图2中所示的信号转换单元的延时元件的详细示图；以及

图9是图1中所示的模拟-数字信号转换装置的信号处理单元的详细示图。

具体实施方式

在下文中，将参照附图具体描述本发明的实施方式。然而，本发明可以通过多种不同形式来实施并不应被解释为受限于这里提出的实施方式。相反地，提供这些实施方式使得本公开彻底和完全，并且充分地将本发明的范围完全传达给本领域的技术人员。在附图中，为清楚起见，可以将组件的形状和尺寸放大，并且在全文中使用的相同参考标号表示相同或相似的组件。

图1是根据本发明的实施方式的模拟-数字信号转换装置的框图。

参照图1，根据本发明的实施方式的模拟至信号转换装置100包括信号转换单元100、信号处理单元120以及信号选择单元130。信号转换单元110通过使用从数字锁相环（PLL）电路传输的输入信号TDC_INA和TDC_INB产生数字输出信号。数字输出信号可以包括第一数字输出信号TDC_OUT<n:1>和第二数字输出信号AUX。如符号所标记的，第一数字输出信号TDC_OUT<n:1>可以是具有N个比特的数字信号（N是大于等于1的正整数）。

信号处理单元120基于参考时钟信号Ref_CLK，输入信号Ref_Delay<n:1>以及来自信号转换单元110的输出信号TDC_OUT<n:1>和AUX，来产生输出信号Delay_Cont<m；0>。来自信号处理单元120的输出信号Delay_Cont<m；0>可以是具有M个比特的数字信号，并且可以用于调节包括在信号转换单元110中的N个延时元件中每一个的延迟时间。

信号选择单元103可以实现为多路复用器，并且选择第一输入信号对和由信号处理单元120产生的第二输入信号对TDC_Comp_INA和_Comp_INB中的一个，第一输入信号对即为根据由信号处理单元120产生的控制信号Comp_sel而从数字PLL电路传输的输入信号TDC_INA和TDC_INB。例如，在正常工作状态下，第一输入信号对TDC_INA和TDC_INB可以被信号选择单元130选择并且被输入至信号处理单元110。持外，在用于校正包含在信号转换单元110中的多个延时元件的每个的延迟时间的校正工作状态下，第二输入信号对TDC_Comp_INA和_Comp_INB可以被选择并被输入至信号转换单元110。

图2是图1中所示的模拟-数字信号转换装置的信号转换单元的详细示图。

参照图2，根据本发明的实施方式的信号转换单元110可以包括彼此串联的N个延时元件D1~Dn 113，以及以串联连接的方式串联至第N个延时元件Dn的输出端的辅助延时元件D_AUX。TDC_INA或TDC_Comp_INA可以根据信号选择单元130的操作输入值第一延时元件D1的输入端。在下文中，为便于描述，将信号选择单元130选择并且施加于第一延时元件D1输入端的信号定义为Comp_INA。

包括在信号转换单元110中的N个延时元件D1~Dn以及辅助延时元件D_AUX分别具有特定的延迟时间。因此，当相应的N个延时元件D1~Dn和辅助延时元件D_AUX的理想延迟时间被定义为Tres时，则从第一延时元件D1的输出端测得的信号Comp_INA<D1>可以是与输入信号omp_INA相比已经由延迟时间Tres延迟的信号。当以此种方式计算时，可以从第N个延时元件Dn的输出端检测通过将输入信号Comp_INA延迟N*延迟延迟时间Tres而得到的信号Comp_INA<Dn>。同时，可以从辅助延时元件D_AUX的输出端检测到信号Comp_AUX，在辅助延时元件D_AUX的延迟时间等于N个延时元件D1～Dn的延迟时间时，可以认为Comp_AUX是通过将输入信号Comp_INA延迟（N+1）*延迟时间Tres而得到的信号。

每个延时元件D1~Dn的延迟时间Tres由延迟时间控制信号、数字信号Delay_Cont<m:0>在下文中，称作“控制信号Delay_Cont<m:0>”指代）控制。即，具有M个比特的控制信号Delay_Cont<m:0>被输入至延时元件D1~Dn中的一个并用于控制其延迟时间。随后将参照图7和图8来描述通过数字控制信号Delay_Cont<m:0>调节每个延时元件D1~Dn的延迟时间的方法。

同时，由信号选择单元130选择的另一输入信号TDC_INB或TDC_Comp_INB可以对应于图2中所示的输入信号Comp_INB。输入信号Comp_INB可以直接输入至触发器115而不是延时元件D1～Dn。触发器115将在各延时元件D1~Dn中被顺序延迟的N个数字延时信号以及来自辅助延时元件C_AUX的输出信号Comp_AUX与输入信号Comp_INB相比较，从而产生输出信号。触发器115的输出信号可以是具有N个比特的第一数字输出信号TDC_OUT<n:1>以及具有一个比特的第二数字输出信号AUX。如以上参照图1所描述的，第一数字输出信号TDC_OUT<n:1>和第二数字输出信号AUX被传输至信号处理单元120以检测每个延时元件D1~Dn的延迟时间的改变并从而增加或减少延迟时间，以此补偿延迟时间的改变。

另一输入信号TDC_RST用于初始化触发器115。根据PVT（工艺、电压以及温度）条件，包括在信号转换单元110中的各延时元件D1~Dn中可能会有变化。因此，信号处理单元120通过使用从来自信号转换单元110的输出信号TDC_OUT<n:1>和AUX检测各延时元件D1~Dn的延迟时间的变化，并且当确定延迟时间需要校正时，信号处理单元120通过激活输入信号TDC_RST来初始化触发器115。此后，信号处理单元120控制输入至信号选择单元130的信号Comp_sel，以允许信号选择单元130将第二输入信号对TDC_Comp_INA和TDC_Comp_INB传输至信号转换单元110，从而校正包括在信号转换单元110中的每个延时单元D1~Dn的延迟时间的改变。

图3是示出了根据本发明实施方式的模拟-数字信号转换方法的过程的流程图。

参照图3，根据本发明实施方式的模拟-数字信号转换方法开始于通过N个延时元件D1~Dn产生N个延时信号（S300）。N个延时信号可以通过将输入至彼此串联的N个延时元件D1~Dn中的第一延时元件D1的信号Comp_INA延迟各延时元件D1~Dn的延迟时间Tres而产生。信号转换单元110可以将N个延时信号中的每一个与预定的基准信号Comp_INB相比较，从而产生具有N个比特的第一数字输出信号TDC_OUT<n:1>（S310）。

同时，信号转换单元110可以通过使用从连接至N个延时元件D1~Dn中的最后的延时元件Dn的输出端的辅助延时元件D_AUX输出的辅助延时信号产生第二数字输出信号AUX（S320）。这里，当辅助延时元件D_AUX的延迟时间等于N个延时元件D1~Dn中每一个的延迟时间时，可以认为第二数字输出信号AUX为将输入信号Comp_INA延迟（N+1）*延迟时间Tres而得到的信号。这将在下文中参照图4描述。

图4是示出了根据本发明的实施方式的模拟-数字信号转换方法的时序图。参照图4，输入信号Comp_INA是其值在特定定时（开始）从低值上升至高值的数字信号，并且当输入信号Comp_INA输入至彼此串联的N个延时元件D1~Dn中的第一延时元件D1时，产生了N个延时信号Comp_INA（D1）~Comp_INA（Dn）。此外，辅助延时元件D_AUX连接至第N个延时元件Dn的输出端，并且辅助延时元件D_AUX可以产生辅助延时信号Comp_AUX。

图4示出了各延时元件D1~Dn具有相同的延迟时间Tres并且延迟时间Tres不被PVT条件改变的理想情况。基准信号Comp_INB的延迟时间Tref被设定为大于N*Tres而小于N*Tres+T_AUX。这里，T_AUX指辅助延时元件D_AUX的延迟时间。

因此，各延时元件D1~Dn的输出信号Comp_INA<D1>至Comp_INA<Dn>在各信号的上升定时处具有比基准信号Comp_INB大的值。结果，第一数字输出信号TDC_OUT<n:1>具有N个“1”值，在第一数字输出信号中，当各延时元件D1~Dn的输出信号Comp_INA<D1>至Comp_INA<Dn>具有比基准信号Comp_INB早的上升定时时，对应的第n个比特具有高值。

同时，如图4中所示，辅助延时元件D_AUX的输出信号Comp_ AUX具有迟于基准信号Comp_INB的上升定时，从而第二数字输出信号AUX的值为“0”，为低值。结果，信号处理单元120可以根据第二数字输出信号AUX是否具有高值确定每个延时元件D1~Dn延迟时间是否改变（S330）。在操作S330中，当第二数字输出信号AUX具有高值时，信号处理单元120确定N个延时元件D1~Dn中每一个的延迟时间减少了，并人工地增加相应延时元件D1~Dn的延迟时间。这将会参照图6在下文中描述。

图6示出了每个延时元件D1~Dn的延迟时间Tres根据PVT条件等小于正常情况的情况。当假设施加相同的基准信号Comp_INB时，则从N个延时元件D1~Dn分别输出的全部N个延时信号Comp_INA<D1>至Comp_INA<Dn>具有比基准信号Comp_INB早的上升定时。因此，包含在第一数字输出信号TDC_OUT<n:1>中的全部N个比特的值都为1，为高值。

然而，与图4的情况不同，每个延时单元D1~Dn的延迟时间Tres都比正常情况的短，从而从辅助延时元件D_AUX输出的辅助延时信号Comp_AUX可以具有比基准信号Comp_INB早的上升定时。因此，与图4的情况不同，第二数字输出信号AUX具有对应于高值的值“1”。结果，在操作S330中，当第二数字输出信号AUX具有高值时，信号处理单元120可以确定N个延时元件D1~Dn中每一个的延迟时间Tres比理想情况的短。

这里，信号处理单元120可以通过增加包括在每一个延时元件D1~Dn中的电容器组的电容值来增加每个延时元件D1~Dn的延迟时间Tres。这将会在之后参照图7和图8描述。

同时，在操作S330中，当第二数字输出信号AUX被确定为具有低值时，信号处理单元120确定每个延时元件D1~Dn的延迟时间Tres是否为正常或已增加。可以通过将第一数字输出信号TDC_OUT<n:1>中具有高值的比特数和当延迟时间Tres为正常时第一数字输出信号TDC_OUT<n:1>中具有高值的比特数进行比较来确定延迟时间Tres是否增加。

根据操作S350中的确定结果，当第一数字输出信号TDC_OUT<n:1>中具有高值的比特数不小于延迟时间Tres为正常时第一数字输出信号TDC_OUT<n:1>中具有高值的比特数时，信号处理单元120可以确定延迟时间为正常。因此，信号处理单元120可以控制信号选择单元130使得来自数字PLL电路的输出信号TDC_INA和TDC_INB输出至信号转换单元110，而不用执行用来补偿延迟时间Tres的另外的操作。

同时，当第一数字输出信号TDC_OUT<n:1>中具有高值的比特数小于延迟时间为正常时第一数字输出信号TDC_OUT<n:1>中具有高值的比特数时，信号处理单元120可以确定每个延时单元D1~Dn的延迟时间Tres与正常情况相比增加了。这将会在后文中参照图5描述。

参照图5，示出了在每一个延时元件D1~Dn的延迟时间Tres相对于正常情况增加的情况下的时序图。因此，如同图4的情况，由于来自辅助延时元件D_AUX的输出信号Comp_AUX具有比基准信号Comp_INB滞后的上升定时，所以第二数字输出信号AUX具有低值。同时因为延迟时间Tres的增加，所以第一数字输出信号TDC_OUT<n:1>的输出发生变化。

因为每个延时元件D1~Dn的延迟时间增加了，至少一个延时元件D1~Dn的输出信号（即，图5中延时元件Dn的输出信号）具有比基准信号Comp_INB滞后的上升定时。因此，与图4中第一数字输出信号TDC_OUT<n:1>的所有比特各自具有高值的情况不同，图5中第一数字输出信号TDC_OUT<n:1>的所有比特都具有低值。

因此，当第一数字输出信号TDC_OUT<n:1>中具有高值的比特数小于延迟时间为正常时第一数字输出信号TDC_OUT<n:1>中具有高值的比特数时，信号处理单元120可以确定每个延时单元D1~Dn的延迟时间Tres与正常情况相比增加了。在这种情况下，信号处理单元120可以通过降低每个延时元件D1~Dn中电容器组的电容来减少延迟时间Tres（S360）。

图7和图8是图2中所示的信号转换单元的延时元件的详细示图。

图7是示出了信号转换单元120中包括的一个延时元件Dn的分解图。延时元件Dn可以接收从串联连接的另一延时元件Dn-1输出的延时信号INA<Dn-1>并且产生输出信号INA<Dn>。延时元件Dn的延迟时间Tres由控制信号Delay_Cont<m:0>控制。延时单元Dn可以包括两个反相器710以及720。电容器组730可以连接在相应的反相器710和720之间。电容器组730可以包括多个MOS电容器。电容器组730的电容值通过控制信号Delay_Cont<m:0>调节。这会在后文中参照图8描述。

参照图8，电容器组730包括多个MOS电容器810和820。当将理想情况下用来实现延迟时间Tres的电容器组730的输出值定义为C时，彼此不通过开关连接的MOS电容器810和820具有对应于该电容器组730输出电容C的70%的电容值。随后，通过MOS电容器810和820顺序实现对应于电容器组730的输出电容C的30%、15%、……、30/2^M%的值。即，在图8的实施方式中，电容器组730包括总共数为（m+2）对的MOS电容器810和820。同时，图8示出了具有对应于电容器组730输出电容C的30%的电容值的MOS电容器810和820被控制信号Delay_Cont<m:0>的最高有效位（MSB）值控制，而具有对应于电容器组730输出电容C的30/2^m%的电容值的MOS电容器810和820被控制信号Delay_Cont<m:0>的最低有效位（LSB）值控制，但是这仅是本发明的一种实施方式，也可以执行其的不同实施方式。

在图8中，当所有开关导通时，电容器组730可以具有对应于1.3C的电容值。同时，当所有的开关都断开时，电容器组具有对应于0.7C的电容值。因此，通过调节控制信号Delay_Cont<m:0>的值，电容器组的电容值可以在70％至130％之间的范围内调节，结果，延迟时间Tres可以在±30%的范围内调节。这里，±30%的调节范围仅是一个实施方式，可以通过不同的值实现延迟时间Tres。

图9是图1中所示的模拟-数字信号转换装置的信号处理单元的详细示图。

参照图9，信号处理单元120可以包括参考时钟产生单元122、比较单元124、延时控制器126等，参考时钟产生单元122可以接收参考时钟信号Ref_CLK，并且产生与N个延时元件D1~Dn生成的N个数字延时信号相比较的基准信号Comp_INB、作为重置信号的TDC_RST以及比较时钟信号Compare_CLK等。参考时钟信号Ref_CLK可以从校正振荡器等产生。

比较单元124通过使用比较时钟信号Compare_CLK、输入信号Ref_Delay<n:1>以及信号转换单元110的第一数字输出信号TDC_OUT<n:1>和第二数字输出信号AUX，来确定延迟时间Tres是否改变。如上所述，当第二数字输出信号AUX具有高值时，可以确定延迟时间Tres减少了。同样，当第二数字输出信号AUX具有低值并且当第一数字输出信号TDC_OUT<n:1>中具有高值的比特数改变时，可以确定延迟时间增加了。

延时控制器126基于由比较单元124确定的延迟时间Tres改变的结果来生成关于电容器组730的控制信号Delay_Cont<m:0>。当确定延迟时间Tres减少时，Tres延时控制器125可以产生控制信号Delay_Cont<m:0>以增加由电容器组730输出的电容值来增加延迟时间Tres。相反地，当确定延迟时间Tres增加时，Tres延时控制器125可以产生控制信号Delay_Cont<m:0>以降低由电容器组730输出的电容值来减少延迟时间Tres，。

如上所述，根据本发明的实施方式，可以通过使用具有N个比特的第一数字输出信号、第二数字输出信号和预定基准信号来确定每个延时元件的延迟时间的改变，其中，所述具有N个比特的第一数字输出信号由各彼此串联的N个延时单元产生，所述第二数字输出信号由额外连接至N个延时元件的辅助延时元件产生。因此，可以精确地确定并补偿根据PVT条件等产生的延迟时间的变化，并且可以增强模拟-数字信号转换装置和包括该装置的数字PLL电路的运行稳定性。

尽管已经结合实施方式描述了本发明，但对本领域技术人员来说显而易见的是，在不脱离由所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种修改和变形。

Claims (18)

1.一种模拟-数字信号转换方法，包括：

通过将从N个延时元件的输出端检测的N个延时信号中每一个与基准信号相比较而产生具有N个比特的第一数字输出信号；

通过将第（N+1）个延时元件产生的辅助延时信号与所述基准信号相比较而产生第二数字输出信号；以及

基于所述第一数字输出信号和所述第二数字输出信号确定所述N个延时元件中每一个的延迟时间的改变

2.根据权利要求1所述的模拟-数字信号转换方法，其中，在所述确定中，当所述第二数字输出信号具有高值时，确定所述N个延时元件中每一个的延迟时间已经减少。

3.根据权利要求1所述的模拟-数字信号转换方法，其中，在所述确定中，当所述第二数字输出信号具有低值时，确定所述N个延时元件中每一个的延迟时间已经增加或正常。

4.根据权利要求3所述的模拟-数字信号转换方法，其中，在所述确定中，当在所述第一数字输出信号中具有“1”值的比特数小于当所述N个延时元件中每一个的延迟时间为正常时的所述第一数字输出信号中具有高值的比特数时，确定所述N个延时元件中每一个的延迟时间已经增加。

5.根据权利要求1所述的模拟-数字信号转换方法，进一步包括，当在对延迟时间变化的确定中确定所述N个延时元件中每一个已经改变时，校正所述N个延时元件中每一个的延迟时间

6.根据权利要求5所述的模拟-数字信号转换方法，其中，在所述校正中，当确定所述N个延时元件中每一个的延迟时间已经增加时，降低包括在所述N个延时元件每一个中的电容器组的电容值。

7.根据权利要求5所述的模拟-数字信号转换方法，其中，在所述校正中，当确定所述N个延时元件中每一个的延迟时间已经减少时，增加包括在所述N个延时元件每一个中的电容器组的电容值。

8.一种模拟-数字信号装换装置，包括：

信号转换单元，包括N个延时元件和串联连接至所述N个延时元件中的第N个延时元件的辅助延时元件，所述N个延时元件彼此串联并从预定的输入信号产生N个延时信号；以及

信号处理单元，通过将所述N个延时信号中的每一个与基准信号相比较而产生具有N个比特的第一数字输出信号，并且通过将由所述辅助延时单元输出的辅助延时信号与所述基准信号相比较而产生第二数字输出信号，

其中，所述信号处理单元基于所述第一数字输出信号和所述第二数字输出信号确定所述N个延时元件中每一个的延迟时间的变化。

9.根据权利要求8所述的模拟-数字信号转换装置，其中，所述N个延时元件中的每一个包括具有可变电容值的电容器组，所述可变电容值由具有M个比特的数字控制信号确定。

10.根据权利要求9所述的模拟-数字信号转换装置，其中，当确定所述N个延时元件中的每一个的延迟时间在正常范围之外时，所述信号处理单元通过调节所述电容器组的可变电容值来调节所述N个延时元件中的每一个的延迟时间。

11.根据权利要求10所述的模拟-数字信号转换装置，其中，当确定所述N个延时元件中的每一个的延迟时间大于所述正常范围的上限时，所述信号处理单元降低所述电容器组的可变电容值。

12.根据权利要求10所述的模拟-数字信号转换装置，其中，当确定所述N个延时元件中的每一个的延迟时间小于所述正常范围的下限时，所述信号处理单元增加所述电容器组的可变电容值。

13.根据权利要求9所述的模拟-数字信号转换装置，其中，所述电容器组包括：

固定电容器，具有小于所述可变电容值的最大值的固定电容值；以及

M个电容器单元，由包括在所述数字控制信号中的M个比特中的每一个的值选择性地控制。

14.根据权利要求13所述的模拟-数字信号转换装置，其中，所述M个电容器单元中被所述M个比特中的最高有效位（MSB）控制的电容器单元具有对应于所述可变电容值的最大值30%的值，以及

所述M个电容器单元中被所述M个比特中的最低有效位（LSB）控制的电容器单元具有对应于所述可变电容值的最大值30/2^M%的值。

15.根据权利要求8所述的模拟-数字信号转换装置，其中，当所述第二数字输出信号具有高值时，所述信号处理单元确定所述N个延时元件中的每一个的延迟时间已经减少。

16.根据权利要求8所述的模拟-数字信号转换装置，其中，当所述第二数字输出信号具有低值并且所述第一数字输出信号中具有高值的比特数小于当所述N个延时元件中的每一个的延迟时间为正常时包含在所述第一数字输出信号中的具有高值的比特数时，所述信号处理单元确定所述N个延时元件中的每一个的延迟时间已经增加。

17.根据权利要求8所述的模拟-数字信号转换装置，其中，所述输入信号包括由所述信号处理单元产生并且用于确定所述N个延时元件中的每一个的延迟时间变化的第一输入信号和从外部传输的第二输入信号，以及

所述基准信号包括由所述信号处理单元产生并且用于确定所述N个延时元件中的每一个的延迟时间变化的第一基准信号和从外部传输的第二基准信号。

18.根据权利要求17所述的模拟-数字信号转换装置，其中，进一步包括信号选择单元，当由所述信号处理单元输出的输入选择信号具有第一值时，控制所述第一输入信号和所述第一基准信号输入至所述信号处理单元，并且当所述输入选择信号具有与所述第一值不同的第二值时，控制所述第二输入信号和所述第二基准信号输入至所述信号转换单元。

Images