JP2018531399A - モノリシックに集積された信号処理部を有する高解像度のサーモパイル赤外線センサアレイ - Google Patents

Abstract

本発明は、モノリシックに集積された信号処理部と１つのセンサアレイの複数の画素の信号のための並列な複数の信号処理チャネルとこれらの画素の信号をシリアルに出力するための１つのデジタルポートとを有する高解像度のサーモパイル赤外線センサアレイであって、前記センサアレイが、１つ又は複数のセンサチップ上に存在する当該高解像度のサーモパイル赤外線センサアレイに関する。当該課題は、最小の電力損失で高い集積密度を有し、同時に熱的に且つ幾何学的に高い分解能である、モノリシックに集積された信号処理部と並列な複数の信号処理チャネルとを有するサーモパイル赤外線センサアレイを提供することにある。この課題は、それぞれの信号処理チャネルＫ１…ＫＮが、少なくとも１つのアナログ／デジタル変換器ＡＤＣを有すること、及び、前記画素ＳＥの信号を記憶するため、１つのメモリの１つのメモリ領域ＲＡＭが、それぞれの信号処理チャネルＫ１…ＫＮに割り当てられていることによって解決される。

Description

本発明は、モノリシックに集積された信号処理部と１つのセンサアレイの複数の画素の信号のための並列な複数の信号処理チャネルとこれらの画素の信号をシリアルに出力するための１つのデジタルポートとを有する高解像度のサーモパイル赤外線センサアレイであって、当該センサアレイが、１つ又は複数のセンサチップ上に存在する当該サーモパイル赤外線センサアレイに関する。

高解像度の赤外線サーモパイルセンサアレイを構成するためには、個々のサーモパイル素子の数、すなわち画素数を増やし、当該画素の幾何学寸法を小さくする必要がある。市場に出回り始めた頃に入手可能なサーモパイルセンサアレイでは、画素数が少なかった（例えば、８×８又は１６×１６個の画素）。この場合、個々の画素は非常に大きかった（例えば、１５０…３００μｍ×１５０…３００μｍ）。したがって、当該サーモパイルセンサアレイに加えて幾つかの増幅器又は低域通過フィルタをチップ上に実装するためのスペースは、（例えばシリコンから成る）当該センサチップ上に十分に存在した。

今日において一般的なより多くの画素数を有するサーモパイルセンサアレイは、当該画素の辺長の寸法を１００μｍまで又はさらに２５μｍまで減少させることを要求する。しかし、増大する集積密度によってより小さくなった画素には、これらの画素が、面積に比例するより小さい信号を生成するという欠点がある。これは、半分の画素の寸法の場合に、さらなる処理のために必要な信号の強さの４分の１しか確保できないことを意味する。

したがって、信号が、実際のセンサハウジングの外側の追加の雑音又はその他の干渉影響なしにさらに処理され得るように、多くの場合にｎＶ〜μＶの範囲内にある当該常により低い信号電圧は、より大きい増幅率を常に必要とする。しかしながら、結果として、ＳＮ比が、常により小さい。

当該信号電圧が、別の構成要素群にさらに印加され、さらに処理され得るように、当該信号電圧を上げるため、当該低い信号電圧に起因して必要な信号利得は、約数千倍であり、多くの場合は一万倍さえも超える。信号を増幅するために従来において使用された大きい増幅率を有するアナログ増幅器は、比較的大きい面積を必要とする多段増幅器を必要とし、さらにこれらの増幅器は、相当な電力を消費する。これは、電力損失と、それと同時に自己加熱とを増大させることを意味する。その結果、サーモパイルセンサアレイ全体の測定誤差が大きくなる。

その一方で、シリコンマイクロマシニングによってチップ上に製造される赤外線サーモパイルセンサアレイが、様々な実施の形態において知られるようになった。これらのセンサアレイの場合、信号処理の一部が、当該チップ上で実行される。しかし、少数の前置増幅器と、全ての画素の信号を出力する共通の１つのマルチプレクサとが存在するだけである。当該サーモパイルは、次第に小さくなっている赤外線受信面上にいわゆる「温」接点を有し、それぞれの画素の縁部に対するヒートシンク上にいわゆる「冷」接点を有する。当該サーモパイルによって生成された信号電圧が、当該「温」接点と当該「冷」接点との間の温度差に直接に依存する。

例えば、国際公開第２００６／１２２５２９号パンフレットによるサーモパイルセンサアレイの場合、当該センサアレイのセルごとに、それぞれ１つの前置増幅器と１つの低域通過フィルタとが、１つのチップ上に集積されている。しかしながら、多数の行と列とを成す高解像度のセンサアレイに対処するには、当該サーモパイルセンサアレイは十分でない。例えば、６４×６４個の画素から成る１つのアレイの場合、６４個の前置増幅器と６４個の低域通過フィルタだけが使用される。達成し得る雑音帯域幅は、６４倍程度高すぎる。しかし、雑音は、当該雑音帯域幅の平方根に比例して増大するので、当該雑音は、８倍程度まで減少し得るか、又は、熱分解能が、８倍程度まで改善され得る。

しかしながら、信号チャネルごとに信号を増幅するにもかかわらず、電力及びスペースを節約する措置が取られていない。

さらに、特開２００４−１７０３７５号は、ただ１つの前置増幅器を有するサーモパイルセンサアレイを開示する。

独国特許第１０３２２８６０号明細書には、１つのマルチプレクサの前方に存在する複数の前置増幅器を有する高解像の度温度センサから電子信号を読み取るための回路装置が記載されている。並列に動作するこれらの前置増幅器の多大な電力損失を減少させるため、これらの前置増幅器は、電力を節約するために周期的に停止される。

しかしながら、この措置では、希望する高い温度分解能は達成されない。何故なら、走査される信号の雑音帯域幅が、並列な複数の増幅器チャネルの数に比例して同時に減少するときにだけ、当該マルチプレクサの複数の前置増幅器は、期待される結果をもたらし得るからである。しかし、これらの前置増幅器を通過した増幅信号が、当該雑音帯域幅を限定するための低域通過フィルタによって連続して「積分」されるか、又は例えば低域通過フィルタによって平滑される場合、当該希望する高い温度分解能は不可能である。

欧州特許出願公開第２５８７２３４号明細書は、信号を処理するための回路を有するサーモパイル赤外線センサを開示する。当該サーモパイル赤外線センサの場合、個々の画素の信号が、帯域幅を限定することなしに、又は中間接続された複数の前置増幅器なしに転送される。

しかしながら、上記の全ての措置では、チップ上のより高い集積密度で信号を処理するための措置を提唱するサーモパイル赤外線センサは記載されていない。特に、必要スペースと電力損失とを同時に最小にしつつ、雑音帯域幅を減少させることは提唱されていない。

上記の既知の措置では、熱分解能が不十分である。何故なら、ただ１つの前置増幅器チャネル又は非常に少ない前置増幅器チャネルだけが、センサチップ上に集積されたからである。その結果、雑音帯域幅が高くなり、同時にＳＮ比が低下する。

高い集積密度は、画素サイズ及びいわゆる画素ピッチ、すなわちサーモパイルの中心間隔を小さくし、これによって多数の画素を同じチップ面積に実装することを要求する。高い幾何学的分解能に加えて、高い熱分解能、すなわち高いＳＮ比と、低い雑音透過温度差ＮＥＴＤ（Ｎｏｉｓｅ Ｅｑｕｉｖａｌｅｎｔ Ｔｅｍｐｅｒａｔｕｒｅ Ｄｉｆｆｅｒｅｎｃｅ）が望ましい。

より小さい受信面積に起因して、これによるサーモパイル画素の、「温」接点と「冷」接点との間の小さい間隔に起因して、画素サイズが減少すると同時に、当該サーモパイル画素から出力されるセンサ信号も減少する。その結果、ＳＮ比がより小さくなり、熱分解能が低下し、測定精度が低下する。

原理的には、サーモパイルセル（サーモパイル画素）の大きさを減少させること、及び常により大きい画素数をセンサチップ上に集積することが可能である。例えば、１６×１６個のサーモパイル画素、６４×６４個のサーモパイル画素若しくは１２８×１２８個のサーモパイル画素又はこれらよりも多いサーモパイル画素が、１つのセンサチップ上で実現される。当該個々のサーモパイル画素の信号電圧を、ｍ×ｎアドレス指定及びマルチプレクサスイッチによって多重送信する必要がある。すなわち、当該個々のサーモパイル画素の信号電圧を、共通の１つのシリアル信号線でアレイごとに１つの増幅器へ送信する必要があるか、又は共通の１つのシリアルインタフェースを通じて行ごとに又は列ごとに送信する必要がある。

多くの用途の場合、さらに小さくなった画素サイズを有するサーモパイル画素の最小にさらに分解すべき信号が、依然としてｎＶの範囲内にあるので、当該信号が、センサチップの外側と内側との電気的な干渉影響によって影響され得ないように、当該信号は、さらに当該チップ上で十分に高く増幅され、さらに処理される必要がある。

上記の既知の措置の場合、ＭＵＸ（マルチプレクサ）からシリアルに高速でアナログ出力されるセンサ信号が、センサチップから出力されるように、又はセンサチップ上に集積されたか若しくはセンサチップに直接に隣接して集積された高速ＡＤ変換器によってデジタル信号に変換され得るように、このような小さいサーモパイル画素のセンサ信号を数ｍＶに増幅するためには、一般に１０，０００以上の増幅率が必要である。

この場合の欠点は、連続して走査される多数のサーモパイル画素のセンサ信号を数Ｈｚ〜数十Ｈｚの画像周波数で依然として伝送するためには、マルチプレクサの後方に存在するこれらの前置増幅器の帯域幅を非常に広くする必要があることである。

このため、アレイごとに１つの前置増幅器の場合は、当該画像周波数（いわゆるフレームレート）のｍ×ｎ倍の画像周波数（いわゆるフレームレート）が少なくとも必要であるか、又は、ｍ個の列を成し、それぞれ１つの前置増幅器を列ごとに有する１つのアレイに対しては、当該画像周波数（いわゆるフレームレート）のｍ倍の画像周波数（いわゆるフレームレート）が少なくとも必要である。しかし、同時にシステムの雑音も、当該（雑音）帯域幅の平方根に比例して増大し、温度分解能ＮＥＴＤが低下する。

安定に且つ正確に作動する高利得の増幅器は、多数の増幅段を必要とし、センサチップ上に比較的大きいスペースを必要とし、対応する大きい放熱を伴って電力を著しく消費する。また、当該大きい放熱は、サーモパイル素子の達成可能な信号電圧をさらに減少させる。

この理由から、このように大きい多数の前置増幅器を１つのセンサチップの狭く限定された空間で複数の画素の隣に実装することは不可能である。

国際公開第２００６／１２２５２９号パンフレット 特開２００４−１７０３７５号 独国特許第１０３２２８６０号明細書 欧州特許出願公開第２５８７２３４号明細書

それ故に、本発明の課題は、最小の電力損失で高い集積密度を有し、同時に熱的に且つ幾何学的に高い分解能である、モノリシックに集積された信号処理部と並列な複数の信号処理チャネルとを有するサーモパイル赤外線センサアレイを提供することにある。

冒頭で述べた種類の高解像度のサーモパイル赤外線センサアレイの場合、この課題は、それぞれの信号処理チャネル（Ｋ_１…Ｋ_Ｎ）が、前記センサチップ（ＳＰ）上に又はこのセンサチップ（ＳＰ）の近くに配置されていて、少なくとも１つのアナログ／デジタル変換器（ＡＤＣ）を有すること、及び、前記アナログ／デジタル変換器（ＡＤＣ）の結果を記憶するため、１つのメモリの１つのメモリ領域（ＲＡＭ）が、それぞれの信号処理チャネル（Ｋ_１…Ｋ_Ｎ）に割り当てられていることによって解決される。

前記センサアレイの個々の画素間の中心間隔は、３００μｍ未満と１００μｍ未満との間にある。

本発明の好適な構成では、それぞれの信号処理チャネルに、少なくとも１つの画素が割り当てられていて、最大で１６個の数の画素が割り当てられていて、好ましくは４つ、３つ又は２つの画素が割り当てられていて、特に好ましくは１つの画素が割り当てられている。

それぞれの信号処理チャネルに対して、１つの信号マルチプレクサが、前記信号処理チャネルに割り当てられた前記センサアレイの前記画素を選択するために設けられ得る。

本発明の別の構成では、１つの前置増幅器が、前記信号処理チャネル内の前記アナログ／デジタル変換器の前方に接続されている。

前記前置増幅器は、５００未満と１００未満との間にある増幅率を有する。

前記アナログ／デジタル変換器は、少なくとも１０ビットと少なくとも１６ビットとの間の分解能を有する。この場合、前記アナログ／デジタル変換器は、集積方法、例えば「電荷平衡」又は「シグマ／デルタ」の方式にしたがって作動する。

本発明の別のさらなる構成では、それぞれの信号処理チャネルは、雑音帯域幅を限定するために１つの低域通過フィルタを有し、この低域通過フィルタのカットオフ周波数は、前記サーモパイル赤外線センサの画像レートと信号処理チャネルごとの前記画素の数との積であるが、特に、当該積の２倍又は３倍の値よりも高くない。

最後に、前記低域通過フィルタは、集積するアナログ／デジタル変換器の構成要素でもよい。

それぞれの信号処理チャネルの雑音帯域幅が、それぞれの画像レートに応じて、集積する１つのアナログ／デジタル変換器の使用によって、例えば「電荷平衡」の方式にしたがって作動する前記アナログ／デジタル変換器の予め設定されている変換速度によって設定されている。

複数の前記信号処理チャネルの一部がそれぞれ、前記複数の画素間の中間空間内に、すなわちヒートシンクの近くに配置されている。

さらに、発生する電力損失を均一に分布させるためには、複数の前記信号処理チャネルの少なくとも一部が、別の電子機器と一緒に、前記センサアレイを包囲する前記センサチップの外側の縁領域内の領域に配置されていることが有益である。

最後に、前記信号処理チャネルと信号マルチプレクサとに加えて、基準電圧部、電圧供給部、リセット回路、温度基準部、基準データメモリ、クロック発生器、Ｉ／Ｏデジタルポート及びデジタル信号処理部（例えば、デジタルコントローラ）のような別の電子部品が、前記センサチップ上に集積されてもよい。

基準データメモリとしては、特にＥＥＰＲＯＭ又はフラッシュメモリが適する。

本発明の非常に好適な構成では、複数の前記信号処理チャネルの少なくとも一部が、センサ素子を有する前記センサチップの下の独立チップ上に配置されている。この場合、前記画素が、前記センサチップを貫通するビア又は迂回配線のような別の電気接続手段によって前記信号処理チャネル又は／及び別の電子部品に電気接続されている。この場合、前記サーモパイル赤外線センサチップと独立チップとが互いに固定して接合されている。こうして、前記センサチップの必要スペースが、さらに著しく減少され得る。

以下に、本発明の実施の形態を詳しく説明する。

本発明のサーモパイル赤外線センサアレイの原理構造を示す。 サーモパイル赤外線アレイセンサチップのための信号を統合処理するための、複数の低域通過フィルタと画素ごとのそれぞれ１つの信号処理チャネルとを有する本発明の回路装置のブロック図である。 サーモパイル赤外線アレイセンサチップのための信号を統合処理するための、低域通過フィルタ機能がＡＤＣ（ＡＤ変換器）内で実行される本発明の第２の実施の形態における回路装置のブロック図である。 サーモパイル赤外線アレイセンサチップのための信号を統合処理するための、複数の画素が１つの信号処理チャネルを共用する本発明の第３の実施の形態における前置増幅器の後方に接続された低域通過フィルタを有する回路装置のブロック図である。 サーモパイル赤外線アレイセンサチップのための信号を統合処理するための、複数の画素が１つの信号処理チャネルを共用する本発明の第３の実施の形態における低域通過フィルタ機能を担う集積されたＡＤ変換器を有する回路装置のブロック図である。 サーモパイル赤外線アレイセンサチップのための信号を統合処理するための、低域通過フィルタ機能が集積されたＡＤ変換器内で実行される本発明の別の回路装置のブロック図である。 複数のビアと、１つのセンサチップの下に配置され、複数の信号処理チャネル及び信号処理回路を集積した独立チップとを伴う当該センサチップの概略断面図である。 図６ａに倣うものの、放射線入射窓を有するキャップウェハと、サーモパイル赤外線アレイセンサチップを作動させるための別の機能構成要素群に接続するためのボンドワイヤのような追加の電気接続手段とを付加した回路装置を示す。

図１、２には、センサチップの中央に配置されたｍ×ｎ個の画素ＳＥ１，１…ＳＥ１，ｎ×ＳＥｍ１，１…ＳＥｍ，ｎから成るマトリックス状のサーモパイル赤外線センサアレイＴＰＡを有する本発明のサーモパイル赤外線センサアレイの基本構成が明確に示されている。個々の画素ＳＥの信号を増幅し、フィルタリングし、デジタル信号に変換するｍ×（ｎ／２）／ａ個の信号処理チャネルＫ_１…Ｋ_Ｎが、当該同じセンサチップＳＰ上でこれらの画素ＳＥの周りに、好ましくは２つの側で存在する。ここでは、それぞれａ個の画素が、１つの信号処理チャネルＫ_１…Ｋ_Ｎを共用する。

原理的には、全ての信号処理チャネルが、画素領域の片側に存在してもよい。この場合、サーモパイル赤外線センサアレイは、非対称な熱分布を有する。

可能な限り長い配線経路を介して互いに結合されている、すなわち可能な限り互いに離れて配置されているこの「温」接点とこの「冷」接点とが、当該サーモパイルの機能のために重要である。この場合、当該「温」接点と当該「冷」接点との間の温度差に依存して、評価可能な信号電圧を生成するため、当該「温」接点は、放射線受信機上（図示せず）に配置されていて、当該「冷」接点は、画素の縁部沿いのヒートシンク上に配置されている。

サーモパイル赤外線センサアレイＴＰＡのそれぞれの画素ＳＥは、それ自体既知の１つの小型サーモパイルセルを備え、また適切な光学素子を有する１つの放射線入射窓を、それぞれのサーモパイルセルの上にオプションとして備える。当該個々のサーモパイルセルは、最高で４００μｍ、好ましくは２００μｍ未満、特に好ましくは１００μｍ未満の中心間隔（いわゆる画素ピッチ）を有する。同じ画素数の場合、当該画素ピッチが小さい程、全体のサーモパイル赤外線センサアレイが小さくなり、赤外線を当該画素ＳＥ上に照射するために必要な光学素子の寸法も減少する。当該チップの寸法及び光学素子の寸法が減少すると、一般に、製造コストもさらに減少する。

より高い光学解像度を達成するため、より小さいピッチが、より多くの画素ＳＥを所定の大きさの１つのセンサチップ上に実装することを可能にする。

図２は、サーモパイル赤外線センサアレイＴＰＡのための信号を統合処理するための、当該センサアレイＴＰＡの２つの側の画素ＳＥ当たりの信号処理チャネルＫ_１…Ｋ_Ｎごとに１つの前置増幅器ＶＶと後続接続された１つの低域通過フィルタＴＰＦと１つのアナログ／デジタル変換器ＡＤＣとを有するミラー対称に構成された本発明の回路装置のブロック図である。

デジタル出力信号が、当該さらなる処理のためにデジタル入出力ポートＤＩＯで入出力されるように、複数のデジタル／アナログ変換器ＡＤＣの出力部が、制御回路ＣＲＴＬによって読み出され得る記憶領域ＲＡＭに接続されている。

さらに、それぞれのセンサチップＳＰ上には、クロック発生器ＣＬＫのような動作に必要な構成要素群と、当該構成要素群に必要な電圧供給部ＶＤＤ、ＶＳＳと、１つ若しくは複数の基準電圧部ＶＲＥＦ又はＲＥＦ／ＰＴＡＴが存在し、追加の静電気放電（ＥＳＤ）回路ブロックも設けられ得る。

本発明によれば、多数の個別信号処理チャネルＫ_１…Ｋ_Ｎが、同じセンサチップＳＰの上又は下に集積されている。この場合、最大で１６個又は８個のａ個の画素ＳＥが、１つの信号処理チャネルＫ_１…Ｋ_Ｎを共用するが、好ましくはそれぞれａ＝４、３又は２個の画素ＳＥだけが、１つの信号処理チャネルを共用する。

当該対応するａ個の画素ＳＥは、複数のマルチプレクサＭＵＸ又は１つのマルチプレクサＭＵＸの複数の領域を介してそれぞれ割り当てられた信号処理チャネルＫ_１…Ｋ_Ｎに接続されている（図４ａ）。特に好ましくは、それぞれの画素は、固有の１つの信号処理チャネルＫ_１…Ｋ_Ｎを有する（すなわち、ａ＝１；図３及び図４ｂ参照）。このとき、最小の雑音帯域幅、すなわち最小の雑音と最良の温度分解能とが達成される。このとき、さらに、信号処理チャネルＫ_１…Ｋ_Ｎの前方のマルチプレクサが省略され得る（図２）。

しかし、より多くの信号処理チャネルＫ_１…Ｋ_Ｎによって、必要スペース及び電力損失も増大するので、特に非常に多くの画素を有するセンサアレイＴＰＡの場合は、熱分解能及び必要スペースを考慮して、ａ＞１を選択することも有効であり得る。

可能な限り多くの信号処理チャネルＫ_１…Ｋ_Ｎを１つのチップ上に実装するためには、チップの寸法及びコスト並びにサーモパイルセンサアレイＴＰＡの複数の画素間の熱クロストークを僅かに抑えるように、当該個々のチャネルの必要面積と電力損失との双方を非常に小さくする必要がある。

このことを達成するため、比較的小さい、すなわち小さい５００倍の増幅率を呈するそれぞれ１つの小型の低雑音前置増幅器ＶＶだけを有する信号処理チャネルＫ_１…Ｋ_Ｎと、高い分解能を呈する、すなわち少なくとも１０ビットを有する低消費電力の低速アナログ／デジタル変換器ＡＤＣとが使用される。

１００倍未満の増幅率を呈する前置増幅器ＶＶが有益であり、アナログ／デジタル変換器ＡＤＣの分解能は、特に１６〜２４ビットでなければならない。

小さい増幅率を呈する前置増幅器ＶＶと高い分解能を呈する低速アナログ／デジタル変換器ＡＤＣとを組み合わせることによって、小さい必要面積が、当該小さい増幅率に起因して保証される。さらに、少ない電力消費が、確かに高い分解能であるが、比較的小さい転送速度で作動するアナログ／デジタル変換器ＡＤＣに起因して確実に達成される。

さらに、前置増幅器ＶＶを使用することなしに、高い分解能のアナログ／デジタル変換器ＡＤＣを使用することが考えられる。当該アナログ／デジタル変換器ＡＤＣの正の基準電圧と負の基準電圧との僅かな差が有益である。何故なら、これにより、温度分解能が大きくなるからである。

例えば、小さいオフセット電圧及びオフセット電圧ドリフトを特徴とするオートゼロ（切り替えチョッパ）増幅器が、前置増幅器ＶＶとして適する。１００…５００未満の増幅率の場合、１つのチョッパ増幅器が、一段で、すなわちスペース及び電力を非常に節約するように構成され得る。

高い分解能を呈する低速アナログ／デジタル変換器ＡＤＣに対しては、例えば「シグマ／デルタ」方式又は「電荷平衡」方式が適する。非常に多くのアナログ／デジタル変換器ＡＤＣが、センサチップＳＰ上で並行して作動するので、出力部にただ１つのアナログ／デジタル変換器ＡＤＣを有する従来のサーモパイル赤外線センサアレイと比べると、低い変換速度が適する。変換速度が低いと、６４×６４センサアレイＴＰＡで明らかにされ得るように、電力損失が要求通りに低くなり、必要スペースが小さくなる。

「シグマ／デルタ」方式又は「電荷平衡」方式にしたがって作動するアナログ／デジタル変換器は、その専門家において周知であり、一般的な変換器である。

ただ１つのアナログ／デジタル変換器を伴い、６４×６４個の画素を有する従来の技術にしたがって構成されたセンサアレイは、１５Ｈｚのフレームレートの場合に６４×６４個の画素×１５Ｈｚ＝６１，４４０Ｈｚのアナログ／デジタル変換器ＡＤＣの変換速度を必要とする。

本発明にしたがって並行に作動するアナログ／デジタル変換器ＡＤＣの場合は、専ら１５Ｈｚ（ａ＝１のとき）又は６０Ｈｚ（ａ＝４のとき）の変換速度が必要である。その結果、少ない電力消費で高い分解能を呈する（例えば１６ビット以上を有する）アナログ／デジタル変換器が実現可能になる。

それぞれの信号処理チャネルＫ_１…Ｋ_Ｎのデジタル化された信号が、１つのＩ／ＯデジタルポートＤＩＯのシリアル出力データストリームに変換される前に、当該それぞれの信号処理チャネルＫ_１…Ｋ_Ｎのデジタル化された信号は、メモリのメモリ領域ＲＡＭ内に中間記憶され得る。これにより、１つの画像の全ての時間が、複数の画素信号を積分し低域通過フィルタリングするために提供されるように、データをデジタルポートＤＩＯによって読み出すためのタイムチャートが選択され得る。

信号処理チャネルＫ_１…Ｋ_Ｎの雑音帯域幅は、好ましくは必要な最小の雑音帯域幅に減少されなければならない。当該最小の雑音帯域幅は、信号処理チャネルＫ_１…Ｋ_Ｎごとの画素ＳＥの数とセンサチップＴＰＡの画像周波数（フレームレート）との積から得られる。

例えば前置増幅器ＶＶの一部として又は追加の低域通過フィルタＴＰＦとして可能である低域通過フィルタＴＰＦが、アナログ／デジタル変換器ＡＤＣの前方に集積されることによって、当該最小の雑音帯域幅への減少は、簡単に実現され得る。

図３及び図４ｂには、スペースを非常に節約するバリエーションが示されている。当該バリエーションの場合、雑音帯域幅の減少が、適切なアナログ／デジタル変換器ＡＤＣ、例えば電荷平衡方式にしたがって作動するアナログ／デジタル変換器ＡＤＣの積分器の挙動によって非常に好適に達成される。

上記の新しい信号処理を使用することで、当該性能が、全体的に著しく改良される。

よく知られているように、白色雑音の場合は、当該雑音は、前置増幅器ＶＶの信号帯域幅又は雑音帯域幅の平方根に比例して増大する。従来の技術による６４×６４個のセンサアレイを使用する場合、ただ１つの前置増幅器ＶＶのときは、当該雑音帯域幅は、画像レート（フレームレート）の６４×６４倍だけ増大し、コラムごとに１つの信号増幅器のときでも、６４倍だけ増大する。

したがって、１つの前置増幅器ＶＶを有する１つの６４×６４センサアレイの全体の雑音及び温度分解能は、それぞれの画素が固有の１つの信号チャネルを有する１つのアレイの場合よりも６４倍だけ高く、６４個のコラム増幅器の場合でも、約８倍高い。

したがって、例えば本発明の１つの６４×６４センサアレイＴＰＡは、従来の技術にしたがって構成された既知のセンサアレイよりも８倍まで高い熱分解能を達成し得る。同様に、熱分解能が、本発明の１つの１６×１６センサアレイＴＰＡの場合は４倍程度改善可能であり、１つの３２×３２センサアレイＴＰＡの場合は５．５倍程度改善可能であり、１つの１２８×１２８センサアレイＴＰＡの場合は１１倍程度改善可能である。

１つの１２８×１２８センサアレイＴＰＡの場合に、信号処理チャネルの数が減少され、例えば、ａ＝１６個の画素が、１つの信号処理チャネルを共用するならば、熱分解能が、１１倍改善されるだけではなくて、さらに、ＳＮ比が、国際公開第２００６／１２２５２９号パンフレットに比べて３倍改善され、ただ１つの信号伝送チャネルを有するその他の従来の技術に比べて３２倍程度改善される。

本発明にしたがって構成された信号処理チャネルＫ_１…Ｋ_Ｎは、図５に示されているように個々の画素ＳＥの縁領域内か、若しくはセンサチップＳＰの周囲の縁領域、すなわちこれらの画素の外側か、又は双方の領域上のうちの１つの配列で配置され得る。

良好な熱平衡、すなわち均一の熱画像を全てのセンサチップＳＥにわたって得るためには、様々な部品の損失電力が、センサチップＳＥ上で可能な限り均一に且つ対称に分布されなければならない。

実際の信号処理チャネルＫ_１…Ｋ_ＮとマルチプレクサＭＵＸとに加えて、別の複数の電子部品が、センサチップ上に一緒に集積され、当該マルチプレクサＭＵＸを介してデジタルインタフェースに接続され得る（図１及び５参照）。これらの別の電子部品は、温度基準部、電圧基準部、又はメモリ手段（例えば、補正データを記憶するためのＥＥＰＲＯＭ）でもよく、又は場合によっては、例えばさらに信号を処理する若しくは温度を算出するための小型のマイクロコントローラでもよい。

ドリフト効果を補正し、これにより測定精度を向上させるため、例えば画素又は画像要素の信号のような追加情報ＲＥＦ／ＰＴＡＴが、シリアルデータストリームと一緒に同じ信号処理チャネルを通じて挿入されることがさらに有益であり得る。

積分形アナログ／デジタル変換器ＡＤＣを使用する場合、それぞれの画像レートに対して望ましい雑音帯域幅の設定が、その内部で生成されるマスタークロックと、そのクロックチャートによって予め設定される変換速度とによって予め設定され得る。

完璧を期すため、信号処理チャネルＫ_１…Ｋ_Ｎが、実際のセンサチップＳＰの下の独立チップＲＯＩＣ上に配置されてもよいことにも言及する（図６ａ、６ｂ）。

図６ａは、上述したように、複数のビアＴＳＶと、１つのセンサチップＳＰの下に配置され、複数の信号処理チャネルＫ_１…Ｋ_Ｎ及び信号処理回路を集積した独立チップＲＯＩＣとを伴う当該センサチップＳＰの概略断面図である。これらのビアＴＳＶは、導電性材料で充填され、センサチップＳＰを貫通する複数の貫通孔である。これらの貫通孔は、センサチップＳＰから絶縁されている。これらの貫通孔の端部がそれぞれ、センサチップＳＰ又は独立チップＲＯＩＣ上の図示されていない配線経路に接続されている。言うまでもなく、センサチップＳＰと独立チップＲＩＯＣとの間も、機械的に固定して接合される必要がある。

図６ｂは、図６ａに倣うものの、放射線入射窓ＳＥＦを有するキャップウェハＣＡＰをセンサチップＳＰ上に付加した回路装置を示す。キャップウェハＣＡＰの全体が、赤外線透過材料から成ってもよく、又は、センサアレイＴＰＡの上の領域だけが、このような赤外線透過材料から成ってもよい。さらに、サーモパイル赤外線センサアレイＴＰＡを作動させるために必要になるプリント回路等上の別の機能構成要素群にセンサチップＳＰを接続するためのボンドワイヤＢＤのような追加の電気接続手段が設けられてもよい。

センサチップＳＰと独立チップＲＯＩＣとの間を電気接続するためのビアＴＳＶの代わりに、迂回配線も考慮される。当該迂回配線の場合、配線経路が、側辺を迂回してセンサチップＳＰから独立チップＲＯＩＣまで延在する。

ＴＰＡ センサアレイ
ＶＶ 前置増幅器
ＴＰＦ 低域通過フィルタ
ＡＤＣ アナログ／デジタル変換器
Ｋ_１…Ｋ_Ｎ 信号処理チャネル
ＳＥ 画素
ＳＰ センサチップ
ＲＡＭ メモリ領域
ＣＲＴＬ 制御回路
ＤＩＯ デジタルポート
ＣＬＫ クロック発生器
ＶＲＥＦ 基準電圧
ＶＤＤ ドレイン電圧
ＶＳＳ ソース電圧
ＭＵＸ マルチプレクサ
ＲＥＦ／ＰＴＡＴ 基準温度
ａ 画素数
ＴＳＶ ビア
ＲＯＩＣ 独立チップ
ＣＡＰ キャップウェハ
ＳＥＦ 放射線入射窓
ＢＤ ボンドワイヤ

Claims (15)

1. モノリシックに集積された信号処理部と１つのセンサアレイの複数の画素の信号のための並列な複数の信号処理チャネルとこれらの画素の信号をシリアルに出力するための１つのデジタルポートとを有する高解像度のサーモパイル赤外線センサアレイであって、前記センサアレイが、１つ又は複数のセンサチップ上に存在する当該高解像度のサーモパイル赤外線センサアレイにおいて、
   それぞれの信号処理チャネル（Ｋ_１…Ｋ_Ｎ）が、前記センサチップ（ＳＰ）上に又はこのセンサチップ（ＳＰ）の近くに配置されていて、少なくとも１つのアナログ／デジタル変換器（ＡＤＣ）を有すること、及び
   前記アナログ／デジタル変換器（ＡＤＣ）の結果を記憶するため、１つのメモリの１つのメモリ領域（ＲＡＭ）が、それぞれの信号処理チャネル（Ｋ_１…Ｋ_Ｎ）に割り当てられていることを特徴とする高解像度のサーモパイル赤外線センサアレイ。
2. 前記センサアレイ（ＴＰＡ）の個々の画素（ＳＥ）間の中心間隔は、３００μｍ未満と１００μｍ未満との間にあることを特徴とする請求項１に記載の高解像度のサーモパイル赤外線センサアレイ。
3. それぞれの信号処理チャネル（Ｋ_１…Ｋ_Ｎ）に、少なくとも１つの画素（ＳＥ）が割り当てられていて、最大で１６個の数（ａ）の画素（ＳＥ）が割り当てられていることを特徴とする請求項１又は２に記載の高解像度のサーモパイル赤外線センサアレイ。
4. それぞれの信号処理チャネル（Ｋ_１…Ｋ_Ｎ）に対して、１つの信号マルチプレクサ（ＭＵＸ）が、前記信号処理チャネル（Ｋ_１…Ｋ_Ｎ）に割り当てられた前記センサアレイ（ＴＰＡ）の前記画素（ＳＰ）を選択するために設けられていることを特徴とする請求項３に記載の高解像度のサーモパイル赤外線センサアレイ。
5. １つの前置増幅器（ＶＶ）が、前記信号処理チャネル（Ｋ_１…Ｋ_Ｎ）内の前記アナログ／デジタル変換器（ＡＤＣ）の前方に接続されていることを特徴とする請求項１〜４のいずれか１項に記載の高解像度のサーモパイル赤外線センサアレイ。
6. 前記前置増幅器（ＶＶ）は、５００未満と１００未満との間にある増幅率を有する請求項５に記載の高解像度のサーモパイル赤外線センサアレイ。
7. 前記アナログ／デジタル変換器（ＡＤＣ）は、少なくとも１０ビットと少なくとも１６ビットとの間の分解能を有することを特徴とする請求項１〜６のいずれか１項に記載の高解像度のサーモパイル赤外線センサアレイ。
8. 前記アナログ／デジタル変換器（ＡＤＣ）は、電荷平衡又はシグマ／デルタの方式にしたがって作動することを特徴とする請求項１〜７のいずれか１項に記載の高解像度のサーモパイル赤外線センサアレイ。
9. それぞれの信号処理チャネル（Ｋ_１…Ｋ_Ｎ）は、雑音帯域幅を限定するために１つの低域通過フィルタ（ＴＰＦ）を有し、この低域通過フィルタ（ＴＰＦ）のカットオフ周波数は、前記サーモパイル赤外線センサ（ＴＰＡ）の画像レートと信号処理チャネル（Ｋ_１…Ｋ_Ｎ）ごとの前記画素（ＳＥ）の数との積に少なくとも相当するが、最大で前記積の３倍の値に相当することを特徴とする請求項１〜８のいずれか１項に記載の高解像度のサーモパイル赤外線センサアレイ。
10. 前記低域通過フィルタ（ＴＰＦ）は、集積するアナログ／デジタル変換器（ＡＤＣ）の構成要素であることを特徴とする請求項９に記載の高解像度のサーモパイル赤外線センサアレイ。
11. それぞれの信号処理チャネル（Ｋ_１…Ｋ_Ｎ）の雑音帯域幅が、それぞれの画像レートに応じて、集積する１つのアナログ／デジタル変換器（ＡＤＣ）の使用によって、且つ外部に設けられているか又は内部で生成されるマスタークロックと前記アナログ／デジタル変換器（ＡＤＣ）の予め設定されている変換速度とによって設定されていることを特徴とする請求項１〜１０のいずれか１項に記載の高解像度のサーモパイル赤外線センサアレイ。
12. 複数の前記信号処理チャネル（Ｋ_１…Ｋ_Ｎ）の一部がそれぞれ、前記複数の画素（ＳＥ）間の中間空間内に配置されていることを特徴とする請求項１〜１１のいずれか１項に記載の高解像度のサーモパイル赤外線センサアレイ。
13. 複数の前記信号処理チャネル（Ｋ_１…Ｋ_Ｎ）の少なくとも一部が、別の電子機器と一緒に、前記センサアレイ（ＴＰＡ）を包囲する前記センサチップ（ＳＰ）の外側の縁領域内の領域に配置されていることを特徴とする請求項１〜１２のいずれか１項に記載の高解像度のサーモパイル赤外線センサアレイ。
14. 前記信号処理チャネル（Ｋ_１…Ｋ_Ｎ）と信号マルチプレクサ（ＭＵＸ）とに加えて、基準電圧部（ＶＲＥＦ）、電圧供給部（ＶＤＤ，ＶＳＳ）、温度基準部、基準データメモリ（ＲＥＦ／ＰＴＡＴ）、基準データメモリ、クロック発生器（ＣＬＫ）、Ｉ／Ｏデジタルポート（ＤＩＯ）及び信号処理部のような別の電子部品が、前記センサチップ（ＳＰ）上に集積されていて、前記サーモパイル赤外線センサチップ（ＳＰ）と独立チップ（ＲＯＩＣ）とが互いに固定して接合されていることを特徴とする請求項１〜１３のいずれか１項に記載の高解像度のサーモパイル赤外線センサアレイ。
15. 複数の前記信号処理チャネル（Ｋ_１…Ｋ_Ｎ）の少なくとも一部が、センサ素子（ＳＥ）を有する前記センサチップ（ＳＰ）の下の独立チップ上に配置されていて、
    前記画素（ＳＥ）が、前記センサチップ（ＳＰ）を貫通するビア（ＶＩＡ）又は迂回配線のような別の電気接続手段によって前記信号処理チャネル（Ｋ_１…Ｋ_Ｎ）又は／及び別の電子部品に電気接続されていて、
    前記サーモパイル赤外線センサチップ（ＳＰ）と独立チップ（ＲＯＩＣ）とが互いに固定して接合されていることを特徴とする請求項１〜１４のいずれか１項に記載の高解像度のサーモパイル赤外線センサアレイ。

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