JP7198309B2 - 高分解能サーモパイル型赤外線センサアレイ - Google Patents

Description

本発明は、少なくとも１６行と１６列とを成し、センサチップ上のモノリシックに集積された信号処理部を有する高分解能サーモパイル型赤外線センサアレイであって、当該高分解能サーモパイル型赤外線センサアレイは、センサアレイの信号のための平行な複数の信号処理チャネルと、複数の画素の信号をシリアル出力するための１つのデジタルポートとを備え、それぞれの信号処理チャネルは、少なくとも１つのアナログ／デジタル変換器と１つのローパスフィルタとを有し、前記アナログ／デジタル変換器の結果を格納するためのメモリ内のメモリ領域が、それぞれの信号処理チャネルに割り当てられている当該高分解能サーモパイル型赤外線センサアレイに関する。

それぞれの信号処理チャネルは少なくとも１つのアナログ／デジタル変換器及びローパスフィルタを有し、それぞれの信号処理チャネルに対して、アナログ／デジタル変換器の結果を格納するためのメモリ内のメモリ領域が設けられている。

高分解能サーモパイル型赤外線センサアレイを構成するには、個々のサーモパイル素子の数、すなわち画素数は増大し、画素自体の幾何学的寸法は減少しなければならない。元来市場において入手可能なサーモパイル型センサアレイは、ごくわずかな画素（例えば８×８画素、１６×１６画素）しか有さず、個々の画素はかなり大きかった（例えば１５０．．．３００μｍ×１５０．．．３００μｍ）。これにより（例えばシリコンからなる）センサチップ上には、サーモパイル型センサアレイのほか、いくつかのわずかな増幅器又はローパスフィルタをチップ上に収容するのに十分な場所があった。

比較的大きな画素数を備える、目下のところ一般的なサーモパイル型センサアレイは、画素の寸法を１００μｍの辺長に低減させること、あるいは２５μｍにまでも低減させることを要求する。しかしながら集積密度が増大することにより小さくなった画素は、当該画素が生成する信号が面積に比例して小さくなるという不利点を有する。これは、画素の大きさが半分になると、さらなる処理のために信号強度の４分の１しか利用できないことを意味する。

こうして低下し続ける信号電圧であって、多くの場合、ｎＶ領域内にあり、数μＶまでである信号電圧は、付加的なノイズ又は本来のセンサハウジング外部のその他の外乱を有さずに信号のさらなる処理をすることができるように、より大きな増幅率を要求し続ける。しかしながらその結果、信号・ノイズ距離は小さくなる一方である。

信号電圧が低いことにより必要となる信号増幅は、少なくとも数千であり、多くの場合、１０．０００を超えることさえあり、それにより信号電圧を他の構成グループに伝え、さらに処理することができるように上昇させる。信号増幅のために古典的に用いられる、大きな増幅を備えるアナログ増幅器は、比較的大きな面積を必要とする多段式増幅器を必要とし、当該増幅器はさらに、相当な電流消費を有する。これは出力損失及びそれと同時に自己加熱が上昇することを意味し、それはまた全体的にサーモパイル型センサアレイの測定誤差が増大することにつながる。

現在までにシリコンマイクロメカニクスを用いてチップ上に製造される赤外線サーモパイル型センサアレイは、異なる実施の形態において知られている。これらのセンサアレイでは信号処理の一部はチップ上で行われるが、わずかな前置増幅器と、全画素の信号を出力する一の共通のマルチプレクサのみが存在する。サーモパイルは縮小し続ける赤外線受信面にいわゆる「温」接点を有し、それぞれの画素の縁部におけるヒートシンクにいわゆる「冷」接点を有する。サーモパイルによって生成される信号電圧は、「温」接点と「冷」接点との達成可能な温度差に直接的に依存している。

例えば国際公開第２００６／１２２５２９号によるサーモパイル型センサアレイでは、センサアレイの行ごとにそれぞれ一の前置増幅器と一のローパスフィルタがチップ上に集積されている。しかしながら多くの行及び列を備える高分解能センサアレイに対しては、これでは足りない。例えば６４×６４画素のアレイでは、６４個の前置増幅器と６４個のローパスフィルタしか用いられない。実現可能なノイズ帯域幅は必要とされる６４倍まで大きくなると想定される。しかしながら、ノイズはノイズ帯域幅のルートと共に増大するので、ノイズは８倍までに低減されるか、あるいは熱分解能が８倍まで向上させられ得ると想定される。

しかしながら信号チャネルごとに信号増幅を行うための、電流及びスペースを節約する解決のための対策は記載されていない。

さらに特開２００４－１７０３７５号には、単独の前置増幅器のみを有するサーモパイル型センサアレイが記載されている。

独国特許発明第１０３２２８６０号明細書には、マルチプレクサの前に設けられている前置増幅器を備える高分解能サーモセンサから電子信号を読み出すための回路構成体が説明されている。平行して作動する個々の前置増幅器の著しい出力損失を低減するために、これらの前置増幅器は電流節約のために周期的に停止される。

しかしながらまさに上記の対策により、所望の高い温度分解能は達成されず、それは、マルチプレクサの前の前置増幅器が所望の結果をもたらし得るのは、同時に、走査された信号のノイズ帯域幅が、平行する増幅器チャネルの数に比例して低減される場合のみであるという理由による。しかしながら前置増幅器を介して増幅された信号が、ローパスフィルタを用いて、ノイズ帯域幅制限のために持続的に「積分」されない場合、あるいは例えばローパスフィルタを介して平準化されない場合、これは不可能である。

欧州特許出願公開第２５８７２３４号には、信号処理のための回路を備えるサーモパイル型赤外線センサが開示され、当該回路では個々の画素の信号が帯域制限を有さずに、あるいは前置増幅器を介在させずに伝送される。

上記の全ての解決においてサーモパイル型赤外線センサアレイが説明されているが、チップ上の集積密度が比較的高い場合の信号処理のための対策は提案されていない。特に、必要とするスペース及び出力損失を最小化すると同時にノイズ帯域幅を減少させるための提案は行われていない。

既知の解決が有する熱分解能は不十分であるが、それは、単独のみ、あるいはごくわずかな前置増幅器チャネルがセンサチップ上に集積されていたからであり、それはノイズ帯域幅を大きくすると同時に、信号／ノイズ比を悪化させる。

高い集積密度は、画素の大きさと、いわゆる画素ピッチ、すなわちサーモパイル画素の中心距離とを低減することを要求し、それにより同一のチップ平面上により多くの画素を収容する。付加的に、高い幾何学的分解能のほか、高い熱分解能、すなわち信号／ノイズ／距離が大きく、ノイズ等価温度差ＮＥＴＤ（Ｎｏｉｓｅ Ｅｑｕｉｖａｌｅｎｔ Ｔｅｍｐｅｒａｔｕｒｅ Ｄｉｆｆｅｒｅｎｃｅ）が小さいことも望ましい。

受信面が比較的小さく、それによりサーモパイル画素の「温」接点と「冷」接点との距離が小さいために、画素の大きさが減少することは同時にまた、サーモパイル画素から放出されるセンサ信号が減少することにつながり、それにより信号／ノイズ距離は小さくなり、熱分解能は低下し、測定の正確性は低減する。

サーモパイルセル（サーモパイル画素）の大きさを減少させ、センサチップ上に集積させる画素数を拡大し続けることは、原理的に可能である。例えば１６×１６、３２×３２、６４×６４、１２８×１２８、あるいはそれより多いサーモパイル画素が一のセンサチップ上に実現される。個々のサーモパイル画素の信号電圧は、ｍ×ｎアドレス指定及びＭＵＸ回路を介して多重送信される、すなわちアレイごとに共通のシリアル信号線上で増幅器へと、あるいは行又は列ごとに共通のシリアルインターフェースを介してガイドされるものと想定される。

さらに低減された画素寸法を備えるサーモパイル画素のなお分解すべき最小の信号は、多くの応用において依然としてｎＶ領域にあるので、信号がセンサチップの外部及び内部の電気的外乱により影響され得ないように、信号はすでにチップ上で十分な大きさに増幅され、さらに処理されなければならない。

既知の解決において、このように小さなサーモパイル画素のセンサ信号を数ミリボルトに増幅するには、典型的に１０．０００又はそれより大きい増幅率が必要であり、それによりセンサ信号はＭＵＸ（マルチプレクサ）の後に、高速シリアルアナログ出力部においてセンサチップから出力され得、あるいはセンサチップ上に、又はセンサチップに隣接して集積された高速ＡＤ変換器により、デジタル信号に変換され得る。

この場合の不利点は、連続的に走査される多くのサーモパイル画素のセンサ信号を、依然として数Ｈｚから数１０Ｈｚまでのイメージ周波数で伝送するために、マルチプレクサの後にあるこれらの前置増幅器の帯域幅が非常に高くなければならないことである。

そのためには、アレイごとに前置増幅器が１つの場合、イメージ周波数（いわゆるフレームレート）の少なくともｍ×ｎ倍、あるいはｍ列を備えるとともに、列ごとに一の前置増幅器を備えるアレイに対して、イメージ周波数のｍ倍が必要である。しかしながら同時に、（ノイズ）帯域幅のルートと共にシステムのノイズも増大し、温度分解能ＮＥＴＤは悪化する。

大きな増幅を備えるとともに安定的かつ正確に作動する増幅器は、複数の増幅器段を要求し、センサチップ上に比較的大きなスペースを必要とし、さらに著しい電流消費とそれに伴う大きな排熱を有し、当該排熱はまた、サーモパイル素子の達成可能な信号電圧をさらに低減させる。

上記の理由により、センサチップの狭く限定された空間に、画素のほかに多くのこのように大きな増幅器を収容することは不可能である。

最終的にカソフスキ（Ｋａｓｓｏｖｓｋｉ）等による「Ｍｉｎｉａｔｕｒｉｚｅｄ ４ｘ１６
Ｔｈｅｒｍｏｐｉｌｅ Ｓｅｎｓｏｒ ｗｉｔｈ Ｉｎｔｅｇｒａｔｅｄ ｏｎ Ｓｉｇｎａｌ Ｃｏｎｄｉｔｉｏｎｉｎｇ ｏｎ Ｃｈｉｐ」，Ｐｒｏｃｅｅｄｉｎｇｓ ＩＲＳ，２０１１年，５７ページ，ＸＰ０５５３００５１８において、１６個の素子に対してそれぞれ４行、すなわちラインごとに全体で６４画素を備えるラインアレイが説明される。このサーモパイル型センサでは６４個の画素に対して６４個の信号処理チャネル、すなわち画素ごとに一の信号処理チャネルが設けられており、それぞれの画素は８０個の接点式温度センサを含む。それぞれの信号処理チャネルは、未知の増幅を備える低ノイズ型増幅器と、２次の１６ビット デルタ／シグマ式Ａ／Ｄコンバータと、デジタルローパスフィルタ－とを含み、信号処理は同じチップで行われる。測定値の一時メモリは同一のチップのＲＡＭにおいて行われる。

この小型６４エレメントアレイは４つの行と２２０μｍのラインピッチしか有さないので、画素の両側にそれぞれ２個の信号処理チャネルがごく容易に収容される。そうなると１６行を備える二次元アレイではすでに、各側にそれぞれ８個の信号処理チャネルが収容されるはずであり、６４行の場合はこれに応じてそれぞれ２個ではなく、それぞれ３２個のチャネルが収容されるはずである。これにより非常に多くの素子を備える二次元アレイに対して、非常に大きな面積のチップが高いコストによって生じると想定される。画素数がはるかに大きく、画素距離が２００μｍより小さく、又は好適に１００μｍより小さいという非常に小さい画素距離を備えるアレイに関して、このように多くの画素の信号をどのように平行して処理し、信号出力部へとガイドすることができるかについての記載もない。

前記のラインアレイはまた、３Ｖの作動電圧において４ｍＡの電流を消費し、それは１２ｍＷの出力損出が生じることを意味するが、当該出力損出は小型のサーモパイル型赤外線センサアレイの場合はまだ容認できるものと思われる。しかしながら、画素数が比較的大きい、比較的大きなセンサアレイの場合は全く異なる様相を呈すると想定され、その理由はその場合、そのようなアレイを読み出す際、同一の４ｍＡの電流需要では、はるかに過大な電気的出力損出が生じるものと想定されるからである。

６４倍多い信号処理チャネルを備える６４×６４センサアレイの場合、同等かつ画素に比例してほぼ２５０ｍＡの電流消費、すなわち０．７５Ｗの出力損失が生じ、１２８×１２８センサアレイの場合、出力損失は３Ｗで、電流消費はほぼ１Ａであると想定される。

しかしながらこのように大きな出力損出は、サーモパイル型赤外線センサにおいて以下の不利点を示す。

万が一、このように大きな出力損失が同一センサチップ上でモノリシックに集積されると、センサチップの自己加熱を生じさせ、特に作動開始後に感応性サーモパイル素子のある種のヒートショックが生じる。結果として熱サーモパイル素子の測定の正確性が低下し、携帯機器におけるバッテリーの寿命が短くなる。

国際公開第２０１７／０５９９７０号において、モノリシックに集積された信号処理部を備えるサーモパイル型赤外線センサアレイが開示され、当該サーモパイル型赤外線センサアレイでは、センサアレイにより生成されるそれぞれの信号処理チャネルの信号は、前置増幅器と、後置されたアナログ／デジタル変換器とを介してメモリに一時メモリされる。それぞれの信号処理チャネルの選択は、信号マルチプレクサを用いて行われる。

米国特許第９２７０８９５号明細書には、高度ダイナミックな画像生成、特にＩＲセンサの二次元マトリックスを用いてシーンのデジタルマッピングを生じさせるための方法及び装置が記載されている。そのためにそれぞれの画素に対して、アナログ／デジタル変換器とｍビットカウンタが設けられている。

米国特許出願公開第２００６／０２４３８８５号明細書は、画像センサ及び当該画像センサを制御するための方法に関し、小さな寸法を備える改良された画像センサを創出することを課題とし、当該画像センサではチップ上に光吸収アレイとＡ／Ｄ変換器が設けられている。高速制御が実現されるべきである。そのために画像センサアレイは多数のサブアレイに分割されており、当該サブアレイはそれぞれ、付属のサブアレイコントローラを備えるＡ／Ｄ変換器に対して設けられている。

米国特許第８１７９２９６号明細書は、センサアレイをデジタル式に読み出すための方法及び装置に関し、当該センサアレイはＡ／Ｄ変換器アレイの入力部と接続されている。アナログ／デジタルアレイは、高い平面分解能（小さな画素）と高い信号対ノイズ比を備えるＩＲ画像センサ応用に対して用いることができる。

特開２００４－１７０３７５号公報で説明されるサーモパイルアレイセンサでは、周囲温度変化に起因するホワイトノイズ、及びＤＣ増幅器の１／ｆノイズを除去すべきである。これはアレイの行ごとに遮蔽された補償用サーモパイルを用いて行われる。信号処理のためにはＯＰＶが用いられ、当該ＯＰＶは測定信号と補償信号との差を処理する。

国際公開第２００６／１２２５２９号はサーモパイル型赤外線センサアレイに関し、当該サーモパイル型赤外線センサアレイでは、それぞれのサーモパイルセンサ素子の下で膜がエッチングされており、少なくともセンサ素子の４列又は４行に対して、好ましくは各列又は各行に対してそれぞれローパスフィルタを備える前置増幅器が備えられている。

欧州特許出願公開第２５８７２３４号明細書は、冷接点が加熱されることによりチップが加熱し、その結果生じる信号対ノイズ比の変化を抑制するためのＩＲセンサに関する。他方でまたガス媒体を介する熱放射又は熱伝導は、温接点の加熱を生じさせる。アレイ内のそれぞれのＩＲ検出器には、画素選択回路としてのＭＯＳトランジスタと、多数の垂直方向読み取り線及び水平方向信号線が付属する。サーモパイルの直列接続及び並列接続を組み合わせることにより、信号対ノイズ比は改善され、それぞれのサーモ画素の出力信号が利用される。

最終に独国特許発明第１０３２２８６０号明細書は、高分解能サーモセンサから電子信号を読み出すための回路構成体に関し、当該回路構成体において多数のセンサ素子からの信号はそれぞれ一のマルチプレクサを用いて、一の、あるいはいくつかのわずかなデータ線を介してシリアルに読み出され、個々のサーモセンサ素子とマルチプレクサとの間にそれぞれ一の増幅器が接続されている。熱負荷を軽減するために増幅器は周期的に始動及び停止することができる。

国際公開第２００６／１２２５２９号 特開２００４－１７０３７５号 独国特許発明第１０３２２８６０号明細書 欧州特許出願公開第２５８７２３４号 国際公開第２０１７／０５９９７０号 米国特許第８１７９２９６号明細書 米国特許第９２７０８９５号明細書 米国特許出願公開第２００６／０２４３８８５号明細書 特開２００４－１７０３７５号 欧州特許出願公開第２５８７２３４号明細書 独国特許発明第１０３２２８６０号明細書

Ｔｈｅｒｍｏｐｉｌｅ Ｓｅｎｓｏｒ ｗｉｔｈ Ｉｎｔｅｇｒａｔｅｄ ｏｎ Ｓｉｇｎａｌ Ｃｏｎｄｉｔｉｏｎｉｎｇ ｏｎ Ｃｈｉｐ」，Ｐｒｏｃｅｅｄｉｎｇｓ ＩＲＳ，２０１１年，５７ページ，ＸＰ０５５３００５１８

本発明は、特に大きな画素数を備える高分解能サーモパイル型赤外線センサアレイであって、高い信号分解能で、電流消費は可能な限り小さく、電力損失は可能な限り小さい高分解能サーモパイル型赤外線センサアレイを提供することを課題とする。

上記の課題は：
少なくとも１６行と１６列とを成し、センサチップ（ＳＰ）上のモノリシックに集積された信号処理部を有する高分解能サーモパイル型赤外線センサアレイであって、
当該高分解能サーモパイル型赤外線センサアレイは、センサアレイ（ＴＰＡ）の信号のための並列な複数の信号処理チャネル（Ｋ１．．．ＫＮ）と、複数の画素（ＳＥ）の信号をシリアル出力するための１つのデジタルポート（ＤＩＯ）とを備え、
それぞれの信号処理チャネル（Ｋ１．．．ＫＮ）は、少なくとも１つの低速アナログ／デジタル変換器（ＡＤＣ）と１つのローパスフィルタとを有し、
前記低速アナログ／デジタル変換器（ＡＤＣ）の結果を格納するためのメモリ（ＲＡＭ）内のメモリ領域が、それぞれの信号処理チャネル（Ｋ１．．．ＫＮ）に対して存在し、 前記センサアレイ（ＴＰＡ）の場合、少なくとも１つの画素（ＳＥ）が、１つの信号処理チャネル（Ｋ１．．．ＫＮ）を共有し、
複数の前記信号処理チャネル（Ｋ１．．．ＫＮ）の数は、前記行の数の少なくとも４倍に相当する当該高分解能サーモパイル型赤外線センサアレイにおいて、
複数の前記信号処理チャネル（Ｋ１．．．ＫＮ）の一部がそれぞれ、前記複数の画素（ＳＥ）間の中間空間に配置されていて、複数の前記信号処理チャネル（Ｋ１．．．ＫＮ）の別の一部が、さらなる電子機器と一緒に、前記センサアレイ（ＴＰＡ）を包囲する前記センサチップ（ＳＰ）の外部縁部領域内に配置されていること、
前記信号処理チャネル（Ｋ１．．．ＫＮ）に割り当てられた前記センサアレイ（ＴＰＡ）の前記複数の画素（ＳＥ）を選択するための１つの信号マルチプレクサ（ＭＵＸ）が、ａ＞１のａ個の画素（ＳＥ）を有するそれぞれの信号処理チャネル（Ｋ１．．．ＫＮ）に設けられていること、
前記信号処理チャネル（Ｋ１．．．ＫＮ）にそれぞれ属する前記少なくとも１つの低速アナログ／デジタル変換器（ＡＤＣ）が、少なくとも１０ビットの分解能を有すること、 前記複数の画素（ＳＥ）の中心距離は、２００μｍ未満であり、
５００未満である増幅率を有する１つの前置増幅器（ＶＶ）が、それぞれの信号処理チャネル（Ｋ１．．．ＫＮ）内の前記低速アナログ／デジタル変換器（ＡＤＣ）に前置接続されていること、又は、前記アナログ／デジタル変換器（ＡＤＣ）が高分解能であること、及び
前記ローパスフィルタは、ノイズ帯域幅を制限するために使用され、それぞれの信号処理チャネル（Ｋ１．．．ＫＮ）の前記ノイズ帯域幅の調整が、前記高分解能サーモパイル型赤外線センサアレイのその都度のフレームレートに依存して、積分型の前記低速アナログ／デジタル変換器（ＡＤＣ）を使用することで、外部で予め設定されたか又は内部で予め設定されたマスタークロックと、前記低速アナログ／デジタル変換器（ＡＤＣ）の予め設定されたサンプリングレートとによって予め設定され得ることによって解決される。

さらにそれぞれの信号処理チャネルに対して、当該信号処理チャネルに対して設けられているセンサアレイの画素を選択するための信号マルチプレクサが設けられている。

それぞれの信号処理チャネルにおいて、アナログ／デジタル変換器に対して前置増幅器が前置されており、当該前置増幅器は５００よりも小さい増幅率と、１００よりも小さい増幅率との間にある増幅率を有する。

アナログ／デジタル変換器はチャージ・バランス式又はデルタ／シグマ式に作動する。

本発明の一のさらなる発展において、それぞれの信号処理チャネルはノイズ帯域幅を制限するためのローパスフィルタを含み、当該ローパスフィルタの遮断周波数は、少なくともサーモパイル型赤外線センサアレイのフレームレートと信号処理チャネルごとの画素数との積、好適に当該積の３倍よりも小さい値に相当する。

アナログ／デジタル変換器は好適に積分型に実施されており、ローパスフィルタはアナログ／デジタル変換器内に設けられている。

それぞれの信号処理チャネルのノイズ帯域幅は、その都度のフレームレートに依存して、積分型のアナログ／デジタル変換器を用いることにより、外部で予め設定されたか又は内部で生成されたマスタークロックと、当該アナログ／デジタル変換器の予め設定されたサンプリングレートとによって決定される。

信号処理チャネルの一部は、センサ素子を備えるセンサチップの下で、別個のチップ上に設けられており、サーモパイル型赤外線センサチップと別個のチップは互いに固定式に結合されている。

以下において実施の形態に即して本発明をより詳しく説明する。付属の図が示すのは以下の通りである。

本発明に係るサーモパイル型赤外線センサアレイの基本的構成を示す図である。 ローパスフィルタと、画素ごとにそれぞれ一の信号処理チャネルを備えるサーモパイル型赤外線アレイセンサチップのための集積型信号処理を行うための本発明に係る回路構成体のブロック図である。 第二の実施の形態におけるサーモパイル型赤外線アレイセンサチップのための集積型信号処理を行うための本発明に係る回路構成体であって、ローパス作用が集積型ＡＤＣ（ＡＤ変換器）内で行われる回路構成体のブロック図である。 第三の実施の形態におけるサーモパイル型赤外線アレイチップのための集積型信号処理を行うための本発明に係る回路構成体であって、複数の画素が一の信号処理チャネルをシェアする回路構成体のブロック図であり、 前置増幅器の後にローパスフィルタを備え、 ローパスフィルタの作用を担う積分型ＡＤ変換器を備える。 サーモパイル型赤外線センサアレイのための集積型信号処理を行うための本発明に係る一のさらなる回路構成体であって、ローパス作用が積分型ＡＤ変換器内で行われる回路構成体のブロック図である。 スルーホールめっきと、センサチップの下に設けられた別個のチップであって、集積型信号処理チャネルと、さらなるメモリ電子機器及び信号処理電子機器を有する別個のチップとを備えるセンサチップを概略的に断面で示す図である。 ６ａに示す構成体であるが、放射線入射窓と、サーモパイル型赤外線センサアレイを作動させるためのさらなる機能構成グループと接続するためのボンドワイヤなどの付加的な電気接続手段とを備えるカバーウエハーによって補足されている構成体を示す図である。

図１，２から本発明に係るサーモパイル型赤外線センサアレイであって、センサチップの中央に設けられたｍ×ｎ画素ＳＥ１．１．．．ＳＥ１．ｎ×ＳＥｍ１．１．．．ＳＥ ｍ，ｎを備える、マトリックス型式のサーモパイル型赤外線センサアレイが認められる。画素ＳＥもしくは画素フィールドの周囲には好適に二つの側に、ｍ×（ｎ／２）／ａ信号処理チャネルＫ_１．．．Ｋ_Ｎが同一のセンサチップＳＰ上に設けられており、当該信号処理チャネルは個々の画素ＳＥを増幅し、フィルタ処理し、デジタル信号に変換する。本図においてａの数の画素はそれぞれ、一の信号処理チャネルＫ_１．．．Ｋ_Ｎをシェアしている。

基本的に全ての信号処理チャネルＫ_１．．．Ｋ_Ｎは画素フィールドの一の側にあってもよく、その場合、サーモパイル型赤外線センサアレイは非対称の熱配分を有する。

サーモパイルの機能にとって重要なのは、サーモパイルが「温」接点と「冷」接点を有し、当該接点ができる限り長いガイド経路を介して互いに接続されている、すなわち互いにできる限り遠くに離れて設けられていることであり、「温」接点は放射線受信部（図示せず）に設けられ、「冷」接点は画素ＳＥの縁部におけるヒートシンクに設けられており、それにより「温」接点と「冷」接点との温度差に依存して評価可能な信号電圧を生成する。

サーモパイル型赤外線センサアレイＴＰＡのそれぞれの画素ＳＥは、自明の小型化されたサーモパイルセルと、任意にそれぞれのサーモパイルセルの上に好適な光学系を備える放射線入射窓とを含む。個々のサーモパイルセルの中心距離（いわゆる画素ピッチ）は２００μｍより小さい。画素ピッチが小さくなるにつれて、サーモパイル型赤外線センサアレイ全体が小さくなり、同一の画素数において、赤外線を画素ＳＥ上に結像させるために必要な光学系の寸法も小さくなる。チップ及び光学系の寸法が減少すると、通常は製造コストも減少する。

ピッチが減少すると任意選択的に、所定の大きさのセンサチップ上により多くの画素ＳＥを収容することができ、それにより比較的高い光学的分解能が達成される。

例えば本発明を用いて実際に実現可能な画素の大きさは、６４×８０センサアレイＫ_１．．．Ｋ_Ｎの場合、９０μｍであり、１２０×８４センサアレイＫ_１．．．Ｋ_Ｎの場合、６０μｍである。これはその場合、３２個の信号処理チャネルがセンサアレイＫ_１．．．Ｋ_Ｎの両側で、チャネルごとに３μｍより小さい幅を占めることを意味する。

画素の大きさが６０μｍであり、画素ＳＥごとにそれぞれ一の信号処理チャネルを備える１２０×８４センサアレイＫ_１．．．Ｋ_Ｎの場合、信号処理チャネルがセンサアレイＴＰＡに隣接して平行に設けられているとき、一の信号処理チャネルに対してなお１．５μｍの幅が残されている。

図２は、サーモパイル型赤外線センサアレイＴＰＡのための集積型信号処理を行うためのミラー反転式構成を備える本発明に係る回路構成体のブロック図を示し、前置増幅器ＶＶを備える中央のサーモパイル型赤外線センサアレイＴＰＡと、画素ＳＥごとにセンサアレイＴＰＡの二つの側において、信号処理チャネルごとに後置されたローパスフィルタＴＰＦと、アナログ／デジタル変換器ＡＤＣとを有する。

アナログ／デジタル変換器ＡＤＣの出力部は、メモリフィールドＲＡＭに接続されており、当該メモリフィールドは制御回路ＣＲＴＬを介して読み出すことができ、それによりデジタル出力信号はデジタル入力及び出力ポートＤＩＯにおいてさらなる処理のために利用可能となる。

さらにそれぞれのセンサチップＳＰ上に、作動のために必要なクロックジェネレータＣＬＫのような構成グループ、及び必要な電圧供給のための構成グループＶＤＤ，ＶＳＳ及び１つ又は複数の基準電圧ＶＲＥＦ又はＲＥＦ／ＰＴＡＴが設けられ、付加的なＥＳＤ回路ブロックも利用可能である。

本発明によれば多数の個々の信号処理チャネルＫ_１．．．Ｋ_Ｎが同一のセンサチップＳＰ上又は下に集積されており、多くとも１６又は８の数ａの画素ＳＥは一の信号処理チャネルＫ_１．．．Ｋ_Ｎをシェアするが、好適にそれぞれａ＝４，３又は２のみである画素ＳＥが一の信号処理チャネルをシェアし、単独の画素ＳＥが一の信号処理チャネルを用いることさえある。

対応する数ａの画素ＳＥはマルチプレクサＭＵＸ、又はマルチプレクサＭＵＸの領域を介して、それぞれ対応する信号処理チャネルＫ_１．．．Ｋ_Ｎに接続されている（図４ａ）。特に好適にそれぞれの画素は独自の信号処理チャネルＫ_１．．．Ｋ_Ｎ（すなわちａ＝１）を有している（図３及び図４ｂ）。その場合、最小のノイズ帯域幅及びそれとともに最小のノイズと、最良の温度分解能が達成される。そのほかその場合に、信号処理チャネルＫ_１．．．Ｋ_Ｎの前のマルチプレクサを省略することができる（図２）。

本発明によれば、少なくとも１６行及び少なくとも１６列を備えるセンサアレイＴＰＡにおいて、少なくとも１つの画素ＳＥは一の信号処理チャネルＫ_１．．．Ｋ_Ｎと接続されており、信号処理チャネルＫ_１．．．Ｋ_Ｎの数は、行の数の少なくとも４倍に相当し、画素ＳＥの中心距離は２００μｍより小さい。

さらにそれぞれの信号処理チャネルＫ_１．．．Ｋ_Ｎに対して、当該信号処理チャネルＫ_１．．．Ｋ_Ｎに対応するセンサアレイＴＰＡの画素ＳＥを選択するための信号マルチプレクサＭＵＸが設けられている。

それぞれの信号処理チャネルＫ_１．．．Ｋ_Ｎにおいて、アナログ／デジタル変換器ＡＤＣに対して前置増幅器ＶＶが前置されており、当該前置増幅器は５００よりも小さい増幅率と、１００よりも小さい増幅率との間にある増幅率を有し、アナログ／デジタル変換器ＡＤＣは好適に少なくとも１０ビットの分解能を有し、
チャージ・バランス式又はデルタ／シグマ式に作動する。

本発明の一のさらなる発展において、それぞれの信号処理チャネルＫ_１．．．Ｋ_Ｎはノイズ帯域幅を制限するためのローパスフィルタを含み、当該ローパスフィルタの遮断周波数は、少なくともサーモパイル型赤外線センサアレイＴＰＡのフレームレートと、信号処理チャネルＫ_１．．．Ｋ_Ｎごとの画素ＳＥの数との積、多くとも当該積の８倍の値、好適に当該積の３倍よりも小さい値に相当する。しかしながら信号処理チャネルＫ_１．．．Ｋ_Ｎが多くなると必要とするスペース及び出力損失が増大することになるので、とりわけ非常に多くの画素を備えるセンサアレイＴＰＡにおいては、熱分解能と必要とするスペースを考慮して、ａ＞１を選択することも有意義であり得る。

チップ上にできるだけ多くの信号処理チャネルＫ_１．．．Ｋ_Ｎを収容するためには、個々のチャネルが必要とする面積も、出力損失も非常に小さくなければならず、それによりチップの大きさ及びコストを小さく保ち、センサアレイＴＰＡのサーモパイル画素ＳＥ同士の熱的クロストークも小さく保つ。目下のところ本発明を用いて、９０μｍの画素の大きさが実現され、６０μｍの画素の大きささえ実現される。ＭＥＭＳ及びＣＭＯＳ技術の進歩により、数年のうちに本発明を用いて例えば２５．．．５０μｍの画素の大きさも実現可能であると想定される。

これを達成するために、比較的小さい増幅率、すなわち５００倍よりも小さい増幅率を有するそれぞれ単独の小型かつ低ノイズ型前置増幅器ＶＶを備える信号処理チャネルＫ_１．．．Ｋ_Ｎと、高分解能、すなわち少なくとも１０ビットを有する低速省電流型アナログ／デジタル変換器ＡＤＣと、が用いられる。

好適に、１００倍よりも小さい増幅率を有する前置増幅器ＶＶが扱われ、アナログ／デジタル変換器ＡＤＣの分解能は好適に１６から２４ビットであるべきである。

小さい増幅率を有する前置増幅器ＶＶと、高分解能を有する低速アナログ／デジタル変換器ＡＤＣとを組み合わせることにより、小さい増幅率の結果として必要な面積は小さいことが保証される。さらに高分解能ではあるが、比較的小さな伝送率で作動するアナログ／デジタル変換器ＡＤＣの結果として、少ない電流消費が確保される。

さらに前置増幅器ＶＶを用いることなく、高分解能を有するアナログ／デジタル変換器ＡＤＣを用いることが想定される。アナログ／デジタル変換器ＡＤＣの正と負の基準電圧ＶＲＥＦの偏差が小さいことは有利であるが、それはこれにより温度分解能が増大するからである。

前置増幅器ＶＶとして例えば、いわゆるオートゼロ方式（スイッチ式チョッパ）増幅器が好適であり、当該オートゼロ方式増幅器はオフセット電圧及びオフセット電圧ドリフトが小さいことを特徴とする。増幅率＜１００．．．５００であるとき、チョッパ増幅器は単段式であり、それにより特にスペース及び電流を節約するように構成することができる。

高分解能を有する低速型アナログ／デジタル変換器ＡＤＣについては、例えば「シグマ／デルタ」式又は「チャージ・バランス」式が適している。センサチップＳＰ上で非常に多くのアナログ／デジタル変換器ＡＤＣが平行に作動するので、出力部にただ１つのアナログ／デジタル変換器ＡＤＣを備える従来のサーモパイル型赤外線センサアレイに比べてサンプリングレートが低くなり、それにより６４×６４センサアレイＴＰＡにおいて説明され得るように、望まれるように出力損失は低下し、必要なスペースは小さくなる。

「シグマ／デルタ」方法又は「チャージ・バランス」方法にしたがって作動するアナログ／デジタル変換器は、専門家の間で知られた通常の変換器である。

従来技術に応じて構成された、単独のアナログ／デジタル変換器を有する６４×６４画素を備えるセンサアレイは、フレームレートが１５Ｈｚの場合、６４×６４画素×１５Ｈｚ＝６１．４４０Ｈｚのアナログ／デジタル変換器ＡＤＣのサンプリングレートを必要とする。
本発明に応じて平行式に作動するアナログ／デジタル変換器ＡＤＣでは、わずか１５Ｈｚ（ａ＝１の場合）又は６０Ｈｚ（ａ＝４の場合）のサンプリングレートが必要である（ａ：同時に読み出すべき画素の数）。これは高分解能（例えば１６ビット又はそれより大きい）を備え、用いる電流及びスペースが非常に小さいアナログ／デジタル変換器ＡＤＣの実現を可能にする。

それぞれの信号処理チャネルＫ_１．．．Ｋ_Ｎのデジタル化された信号は、Ｉ／ＯデジタルポートＤＩＯのシリアル出力データストリームへと伝送される前に、メモリＲＡＭのメモリフィールドに一時記憶することができる。これによりデジタルポートＤＩＯを介してデータを読み出すための時間レジームは、一の画像の全ての時間が画素信号の積分及びローパスフィルタのために利用可能となるように選択することができる。

信号処理チャネルＫ_１．．．Ｋ_Ｎのノイズ帯域幅は好適に、必要最小限に低減されるべきであると想定され、当該必要最小限は、信号処理チャネルＫ_１．．．Ｋ_Ｎごとの画素ＳＥの数と、センサアレイＴＰＡのイメージ周波数（フレームレート）との積から生じる。

これは、アナログ／デジタル変換器ＡＤＣの前にローパスフィルタＴＰＦが集積されることにより簡単に実現することができ、それは例えば前置増幅器ＶＶの部分として、あるいは付加的ローパスフィルタＴＰＦとして可能である。

図３及び図４ｂには特に省スペース型の変化形態が表示されており、当該変化形態ではノイズ帯域幅の低減が、好適なアナログ／デジタル変換器ＡＤＣ、例えばチャージ・バランス式に作動するアナログ／デジタル変換器ＡＤＣの積分回路挙動を介して特に好適なやり方で達成される。

前記の新規な信号処理を用いて、全体としてパフォーマンスの著しい改善が達成される。

ホワイトノイズの場合、ノイズは知られているように前置増幅器ＶＶの信号帯域幅もしくはノイズ帯域幅のルートと共に増大する。従来技術による６４×６４センサアレイを用いる場合、単独の前置増幅器ＶＶにおいてノイズ帯域幅はフレームレート（ｆｒａｍｅ ｒａｔｅ）の６４×６４倍に増大し、列ごとに信号増幅器が１つである場合、依然として６４倍に増大するものと想定される。

したがって一の前置増幅器ＶＶを備える６４×６４センサアレイの全ノイズ及び温度分解能は、それぞれの画素が独自の信号チャネルを有しているアレイの６４倍大きく、６４個の列増幅器がある場合は依然として、それぞれの画素が独自の信号チャネルを有しているアレイのおよそ８倍大きい。

これにより例えば本発明に係る６４×６４センサアレイＴＰＡは、既知の従来技術に応じて構成されたセンサアレイの８倍まで高い熱分解能を達成することができる。同じ考察の仕方により、本発明に係る１６×１６センサアレイＴＰＡでは４倍、３２×３２センサアレイＴＰＡでは５．５倍、１２８×１２８センサアレイＴＰＡでは１１倍に、熱分解能の可能な改善が生じる。

１２８×１２８センサアレイＴＰＡにおいて信号処理チャネルの数が低減され、例えばａ＝１６である画素が一の信号処理チャネルをシェアするとき、国際公開第２００６／１２２５２９号に対しては、熱分解能が１１倍に改善される代わりに、信号／ノイズ距離が依然として３倍に改善され、単独の信号伝送チャネルを備えるその他の従来技術に対しては、３２倍に改善されると想定される。

本発明に応じて構成された信号処理チャネルＫ_１．．．Ｋ_Ｎは、図５に表示されるように、個々の画素ＳＥの縁部領域内にも、センサチップＳＰの周辺縁部領域、すなわち画素の外側にも設けることができ、あるいは両方の領域に配分されて設けることができる。

センサチップＳＰ全体にわたって、良好な熱バランス及びそれとともに均一な熱画像を得るために、異なる構成グループの出力損失はセンサチップＳＰ上にできる限り均一かつ対称に配分されているべきである。

本来の信号処理チャネルＫ_１．．．Ｋ_Ｎ及びマルチプレクサＭＵＸのほかに、さらなる電子構成要素が共にセンサチップ上に集積され、マルチプレクサＭＵＸを介してデジタルインターフェースに接続することができる（図１及び図５参照）。これらのさらなる電子構成要素は、温度参照部、電圧参照部、メモリ手段（例えば較正データを格納するためのＥＥＰＲＯＭ）であってよく、場合により、例えばさらなる信号処理又は温度計算のための小型マイクロコントローラであってよい。

さらに付加情報ＲＥＦ／ＰＴＡＴ又はチップ自体上で測定されるドレイン電圧ＶＤＤ、例えば、シリアルデータストリームを有する同一の信号処理チャネルを介して挿入される画像画素又は画素の信号は有利であり得、それによりドリフト効果を補償し、それにより測定正確性を高める。

その都度のフレームレートのために最も好適なノイズ帯域幅の調整が、積分型アナログ／デジタル変換器ＡＤＣを用いる場合、内部で生成されるマスタークロックと、クロックチャートによって予め設定されたサンプリングレートとを介して予め設定され得る。

完全を期すために言及されるのは、信号処理チャネルＫ_１．．．Ｋ_Ｎが、本来のセンサチップＳＰの下の別個のチップＲＯＩＣ上にも設けられていてよい（図６ａ，６ｂ）ことである。

図６ａは、スルーホールめっきＴＳＶと、センサチップの下に設けられた別個のチップＲＯＩＣであって、集積型信号処理チャネルＫ_１．．．Ｋ_Ｎと、上記のようなさらなるメモリ電子機器及び信号処理電子機器を備える別個のチップと、を備えるセンサチップＳＰを概略的に断面で示す図である。スルーホールめっきＴＳＶは導電性材料で充填され、センサチップＳＰを貫通する貫通開口部であり、センサチップＳＰに対して絶縁されており、端部においてそれぞれ図示されていないセンサチップＳＰもしくは別個のチップＲＯＩＣ上のガイド経路と接続されている。当然ながら、センサチップＳＰと別個のチップＲＯＩＣとの間にも機械的に固定された接続がなければならない。

６ｂには、６ａに示すものと同一の構成体であるが、センサチップＳＰ上の放射線入射窓ＳＥＦを備えるカバーウエハーＣＡＰによって補足されている構成体が示されている。カバーウエハーＣＡＰは全体として赤外線透過性材料から成るか、あるいはただセンサアレイＴＰＡの上方にそのような一の領域を有してよい。さらに、サーモパイル型赤外線センサアレイＴＰＡを作動させるために必要とされる、導体プレート上のさらなる機能構成グループとセンサチップＳＰとを接続するためのボンドワイヤＢＤなどの付加的な電気接続手段が設けられていてよい。

センサチップＳＰと別個のチップＲＯＩＣとの電気的接続のためのスルーホールめっきＴＳＶの代わりに、再配線も考慮され、当該再配線においてガイド経路は側縁部の周囲で、センサチップＳＰから別個のチップＲＯＩＣへとガイドされる。
なお、本願は、特許請求の範囲に記載の発明に関するものであるが、他の態様として以下の構成も包含し得る。
１．少なくとも１６行と１６列とを成し、センサチップ（ＳＰ）上のモノリシックに集積された信号処理部を有する高分解能サーモパイル型赤外線センサアレイであって、
当該高分解能サーモパイル型赤外線センサアレイは、センサアレイ（ＴＰＡ）の信号のための並列な複数の信号処理チャネル（Ｋ１．．．ＫＮ）と、複数の画素（ＳＥ）の信号をシリアル出力するための１つのデジタルポート（ＤＩＯ）とを備え、
それぞれの信号処理チャネル（Ｋ１．．．ＫＮ）は、少なくとも１つの低速アナログ／デジタル変換器（ＡＤＣ）と１つのローパスフィルタとを有し、
前記低速アナログ／デジタル変換器（ＡＤＣ）の結果を格納するためのメモリ（ＲＡＭ）内のメモリ領域が、それぞれの信号処理チャネル（Ｋ１．．．ＫＮ）に対して存在し、 前記センサアレイ（ＴＰＡ）の場合、少なくとも１つの画素（ＳＥ）が、１つの信号処理チャネル（Ｋ１．．．ＫＮ）を共有し、
複数の前記信号処理チャネル（Ｋ１．．．ＫＮ）の数は、前記行の数の少なくとも４倍に相当する当該高分解能サーモパイル型赤外線センサアレイにおいて、
複数の前記信号処理チャネル（Ｋ１．．．ＫＮ）の一部がそれぞれ、前記複数の画素（ＳＥ）間の中間空間に配置されていて、複数の前記信号処理チャネル（Ｋ１．．．ＫＮ）の別の一部が、さらなる電子機器と一緒に、前記センサアレイ（ＴＰＡ）を包囲する前記センサチップ（ＳＰ）の外部縁部領域内に配置されていること、
前記信号処理チャネル（Ｋ１．．．ＫＮ）に割り当てられた前記センサアレイ（ＴＰＡ）の前記複数の画素（ＳＥ）を選択するための１つの信号マルチプレクサ（ＭＵＸ）が、ａ＞１のａ個の画素（ＳＥ）を有するそれぞれの信号処理チャネル（Ｋ１．．．ＫＮ）に設けられていること、
前記信号処理チャネル（Ｋ１．．．ＫＮ）にそれぞれ属する前記少なくとも１つの低速アナログ／デジタル変換器（ＡＤＣ）が、少なくとも１０ビットの分解能を有すること、 前記複数の画素（ＳＥ）の中心距離は、２００μｍ未満であり、
５００未満である増幅率を有する１つの前置増幅器（ＶＶ）が、それぞれの信号処理チャネル（Ｋ１．．．ＫＮ）内の前記低速アナログ／デジタル変換器（ＡＤＣ）に前置接続されていること、及び
ローパスフィルタリングが、ノイズ帯域幅を制限するために使用され、それぞれの信号処理チャネル（Ｋ１．．．ＫＮ）の前記ノイズ帯域幅が、その都度のフレームレートに依存して、積分型の前記低速アナログ／デジタル変換器（ＡＤＣ）を使用することによって、外部に予め設定されているか又は内部で生成されたマスタークロックと、前記低速アナログ／デジタル変換器（ＡＤＣ）の予め設定されているサンプリングレートとによって決定されている当該高分解能サーモパイル型赤外線センサアレイ。
２．１００未満である増幅率を有する１つの前置増幅器（ＶＶ）が、それぞれの信号処理チャネル（Ｋ１．．．ＫＮ）内の前記低速アナログ／デジタル変換器（ＡＤＣ）に前置接続されている１に記載の高分解能サーモパイル型赤外線センサアレイ。
３．前記低速アナログ／デジタル変換器（ＡＤＣ）は、チャージ・バランス方法又はデルタ・シグマ方法にしたがって作動する上記１～２のいずれか１つに記載の高分解能サーモパイル型赤外線センサアレイ。
４．それぞれの信号処理チャネル（Ｋ１．．．ＫＮ）は、ノイズ帯域幅を制限するための１つのローパスフィルタ（ＴＰＦ）を有し、このローパスフィルタの遮断周波数は、少なくとも前記センサアレイ（ＴＰＡ）のフレームレートと信号処理チャネル（Ｋ１．．．ＫＮ）ごとの前記画素（ＳＥ）の数ａとから成る積に相当し、当該積の８倍未満、好ましくは３倍未満の値に相当する上記１～３のいずれか１つに記載の高分解能サーモパイル型赤外線センサアレイ。
５．前記低速アナログ／デジタル変換器（ＡＤＣ）は、積分型であること、及び
前記ローパスフィルタ（ＴＰＦ）は、前記低速アナログ／デジタル変換器（ＡＤＣ）内に配置されていることを特徴とする上記４に記載の高分解能サーモパイル型赤外線センサアレイ。
６．正と負の基準電圧（ＶＲＥＦ）が、少なくとも１つの前記アナログ／デジタル変換器（ＡＤＣ）に供給され、当該正と負の基準電圧（ＶＲＥＦ）の差は小さいことを特徴とする上記１～５のいずれか１つに記載の高分解能サーモパイル型赤外線センサアレイ。
７．複数の前記信号処理チャネル（Ｋ１．．．ＫＮ）の一部は、複数のセンサ素子（ＳＥ）を有する前記センサチップ（ＳＰ）の下方において別のチップ上に配置されていて、
サーモパイル型赤外線式の前記センサチップ（ＳＰ）とこの別のチップ（ＲＯＩＣ）とは、互いに固定結合されていることを特徴とする上記１～６のいずれか１つに記載の高分解能サーモパイル型赤外線センサアレイ。
８．前記センサチップ（ＳＰ）は、導電性材料で充填されていて、且つこのセンサチップ（ＳＰ）に対して絶縁されているスルーホールめっき（ＴＳＶ）を有し、このスルーホールめっき（ＴＳＶ）の複数の端部が、前記センサチップ（ＳＰ）又は別個のチップ（ＲＯＩＣＣ）上の複数のプリント配線に接続されていることを特徴とする上記７に記載の高分解能サーモパイル型赤外線センサアレイ。
９．前記センサチップ（ＳＰ）又は前記別個のチップ（ＲＯＩＣ）は、側縁部の周囲で前記センサチップ（ＳＰ）から前記別個のチップ（ＲＯＩＣ）へとガイドされている再配線によって互いに接続されていることを特徴とする上記７に記載の高分解能サーモパイル型赤外線センサアレイ。
１０．前記センサチップ（ＳＰ）は、赤外線透過性材料から成るカバーウエハーＣＡＰを有すること、又は
前記カバーウエハー（ＣＡＰ）が、赤外線透過性の領域又は放射線入射窓（ＳＥＦ）を有することを特徴とする上記１～９のいずれか１つに記載の高分解能サーモパイル型赤外線センサアレイ。

ＴＰＡ センサアレイ
ＶＶ 前置増幅器
ＴＰＦ ローパスフィルタ
ＡＤＣ アナログ／デジタル変換器
Ｋ_１．．．Ｋ_Ｎ 信号処理チャネル
ＳＥ 画素
ＳＰ センサチップ
ＲＡＭ メモリフィールド
ＣＲＴＬ 制御回路
ＤＩＯ デジタルポート
ＣＬＫ クロックジェネレータ
ＶＲＥＦ 基準電圧
ＶＤＤ ドレイン電圧
ＶＳＳ 電源電圧
ＭＵＸ マルチプレクサ
ＲＥＦ／ＰＴＡＴ 温度参照部
ａ 信号処理チャネルごとの画素数
ＴＳＶ スルーホールめっき
ＲＯＩＣ 別個のチップ
ＣＡＰ カバーウエハー
ＳＥＦ 放射線入射窓
ＢＤ ボンドワイヤ

Claims (10)

1. 少なくとも１６行と１６列とを成し、センサチップ（ＳＰ）上のモノリシックに集積された信号処理部を有する高分解能サーモパイル型赤外線センサアレイであって、
   当該高分解能サーモパイル型赤外線センサアレイは、センサアレイ（ＴＰＡ）の信号のための並列な複数の信号処理チャネル（Ｋ１．．．ＫＮ）と、複数の画素（ＳＥ）の信号をシリアル出力するための１つのデジタルポート（ＤＩＯ）とを備え、
   それぞれの信号処理チャネル（Ｋ１．．．ＫＮ）は、少なくとも１つの低速アナログ／デジタル変換器（ＡＤＣ）と１つのローパスフィルタとを有し、
   前記低速アナログ／デジタル変換器（ＡＤＣ）の結果を格納するためのメモリ（ＲＡＭ）内のメモリ領域が、それぞれの信号処理チャネル（Ｋ１．．．ＫＮ）に対して存在し、 前記センサアレイ（ＴＰＡ）の場合、少なくとも１つの画素（ＳＥ）が、１つの信号処理チャネル（Ｋ１．．．ＫＮ）を共有し、
   複数の前記信号処理チャネル（Ｋ１．．．ＫＮ）の数は、前記行の数の少なくとも４倍に相当する当該高分解能サーモパイル型赤外線センサアレイにおいて、
   複数の前記信号処理チャネル（Ｋ１．．．ＫＮ）の一部がそれぞれ、前記複数の画素（ＳＥ）間の中間空間に配置されていて、複数の前記信号処理チャネル（Ｋ１．．．ＫＮ）の別の一部が、さらなる電子機器と一緒に、前記センサアレイ（ＴＰＡ）を包囲する前記センサチップ（ＳＰ）の外部縁部領域内に配置されていること、
   前記信号処理チャネル（Ｋ１．．．ＫＮ）に割り当てられた前記センサアレイ（ＴＰＡ）の前記複数の画素（ＳＥ）を選択するための１つの信号マルチプレクサ（ＭＵＸ）が、ａ＞１のａ個の画素（ＳＥ）を有するそれぞれの信号処理チャネル（Ｋ１．．．ＫＮ）に設けられていること、
   前記信号処理チャネル（Ｋ１．．．ＫＮ）にそれぞれ属する前記少なくとも１つの低速アナログ／デジタル変換器（ＡＤＣ）が、少なくとも１０ビットの分解能を有すること、 前記複数の画素（ＳＥ）の中心距離は、２００μｍ未満であり、
   ５００未満である増幅率を有する１つの前置増幅器（ＶＶ）が、それぞれの信号処理チャネル（Ｋ１．．．ＫＮ）内の前記低速アナログ／デジタル変換器（ＡＤＣ）に前置接続されていること、又は、前記アナログ／デジタル変換器（ＡＤＣ）が高分解能であること、及び
   前記ローパスフィルタは、ノイズ帯域幅を制限するために使用され、それぞれの信号処理チャネル（Ｋ１．．．ＫＮ）の前記ノイズ帯域幅の調整が、前記高分解能サーモパイル型赤外線センサアレイのその都度のフレームレートに依存して、積分型の前記低速アナログ／デジタル変換器（ＡＤＣ）を使用することで、外部で予め設定されたか又は内部で予め設定されたマスタークロックと、前記低速アナログ／デジタル変換器（ＡＤＣ）の予め設定されたサンプリングレートとによって予め設定され得ることを特徴とする高分解能サーモパイル型赤外線センサアレイ。
2. １００未満である増幅率を有する１つの前置増幅器（ＶＶ）が、それぞれの信号処理チャネル（Ｋ１．．．ＫＮ）内の前記低速アナログ／デジタル変換器（ＡＤＣ）に前置接続されていることを特徴とする請求項１に記載の高分解能サーモパイル型赤外線センサアレイ。
3. 前記低速アナログ／デジタル変換器（ＡＤＣ）は、チャージ・バランス方法又はデルタ・シグマ方法にしたがって作動することを特徴とする請求項１～２のいずれか１項に記載の高分解能サーモパイル型赤外線センサアレイ。
4. それぞれの信号処理チャネル（Ｋ１．．．ＫＮ）は、ノイズ帯域幅を制限するための１つのローパスフィルタ（ＴＰＦ）を有し、このローパスフィルタの遮断周波数は、少なくとも前記センサアレイ（ＴＰＡ）のフレームレートと信号処理チャネル（Ｋ１．．．ＫＮ）ごとの前記画素（ＳＥ）の数ａとから成る積に相当し、当該積の８倍未満、好ましくは３倍未満の値に相当することを特徴とする請求項１～３のいずれか１項に記載の高分解能サーモパイル型赤外線センサアレイ。
5. 前記低速アナログ／デジタル変換器（ＡＤＣ）は、積分型であること、及び
   前記ローパスフィルタ（ＴＰＦ）は、前記低速アナログ／デジタル変換器（ＡＤＣ）に内蔵されていることを特徴とする請求項４に記載の高分解能サーモパイル型赤外線センサアレイ。
6. 正と負の基準電圧（ＶＲＥＦ）が、少なくとも１つの前記アナログ／デジタル変換器（ＡＤＣ）に供給されていることを特徴とする請求項１～５のいずれか１項に記載の高分解能サーモパイル型赤外線センサアレイ。
7. 複数の前記信号処理チャネル（Ｋ１．．．ＫＮ）の一部は、複数のセンサ素子（ＳＥ）を有する前記センサチップ（ＳＰ）の下方において別のチップ上に配置されていて、
   サーモパイル型赤外線式の前記センサチップ（ＳＰ）とこの別のチップ（ＲＯＩＣ）とは、互いに固定結合されていることを特徴とする請求項１～６のいずれか１項に記載の高分解能サーモパイル型赤外線センサアレイ。
8. 前記センサチップ（ＳＰ）は、導電性材料で充填されていて、且つこのセンサチップ（ＳＰ）に対して絶縁されているスルーホールめっき（ＴＳＶ）を有し、このスルーホールめっき（ＴＳＶ）の複数の端部が、前記センサチップ（ＳＰ）又は別個のチップ（ＲＯＩＣＣ）上の複数のプリント配線に接続されていることを特徴とする請求項７に記載の高分解能サーモパイル型赤外線センサアレイ。
9. 前記センサチップ（ＳＰ）又は前記別個のチップ（ＲＯＩＣ）は、側縁部の周囲で前記センサチップ（ＳＰ）から前記別個のチップ（ＲＯＩＣ）へとガイドされている再配線によって互いに接続されていることを特徴とする請求項７に記載の高分解能サーモパイル型赤外線センサアレイ。
10. 前記センサチップ（ＳＰ）は、赤外線透過性材料から成るカバーウエハー（ＣＡＰ）を有すること、又は
    前記カバーウエハーが、赤外線透過性の領域又は放射線入射窓（ＳＥＦ）を有することを特徴とする請求項１～９のいずれか１項に記載の高分解能サーモパイル型赤外線センサアレイ。

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