JP4290560B2 - シグマデルタａ／ｄ変換器を有する電子回路 - Google Patents

Description

本発明は、シグマ・デルタ・アナログ／デジタル変換器を有する電子回路に関する。

アナログ／デジタル変換器は、値の連続体のうちの任意の１つをとることができる１つのアナログ入力信号を、可能な信号値の整数のうちの１つをそれぞれが表わす一連の連続するデジタル出力信号に変換する。シグマ・デルタ・アナログ／デジタル変換器は、デジタル出力信号によって表わされる出力レベルを含むフィードバック信号と入力信号との間の差を最小限に抑える経時的に平均化されたフィードバックループを使用する。

シグマ・デルタ・デジタル／アナログ変換器は、通常、２つの出力レベルのうちの１つを表わす１ビット出力信号を使用するが、更に多くの可能な出力レベルを有する変換器も知られている。例えば、ＰＣＴ特許出願ＷＯ ０１／０１５７８は、異なるアナログ信号レベルに対応する３個または５個の可能な出力値を有するシグマ・デルタ・アナログ／デジタル変換器について説明している。３つ以上の可能な出力値を使用すると、１秒間に所定数の出力信号で高い信号対雑音比が得られるという利点がある。

しかしながら、出力が３つ以上の可能な出力レベルに対応し得る場合には、出力レベル間の開きが大きくなって、アナログ／デジタル変換に非線形性のエラーが生じるおそれがある。ＷＯ ０１／０１５７８は、出力信号に修正を加えることにより、これらのエラーを除去している。較正段階中、このシグマデルタ変換器は、可能な出力レベルの数を３つに減らすことにより、線形性を向上させるために必要な修正を測定する。このシグマデルタ変換器でフィードバック信号を生成するために使用される回路については詳細に記載されていないが、おそらく、出力信号が３つの値のうちのいずれをとるかに応じてフィードバック信号のための出力を３つの電圧源のうちの１つに選択的に接続する選択回路を使用することができる。

ＰＣＴ特許出願ＷＯ ００／６５７２３は、ゼロ復帰スイッチを有するシグマ・デルタ・アナログ／デジタル変換器について説明している。ゼロ復帰スイッチは、回路の線形性を向上させるために設けられている。線形性は、連続的に出力される出力信号値の組み合わせによって決まる記憶効果により損なわれる場合がある。ゼロ復帰スイッチは、連続する出力信号値に対応して取っている値間毎にフィードバック信号が基準値にリセットされるようにすることで、これらの記憶効果を除去する。

ＷＯ ００／６５７２３の回路は、差分電流出力部を使用して、フィードバック信号を生成する。これらの差分電流出力部のうちの対応する出力部と直列に接続されたスイッチがゼロ復帰スイッチを形成する。

特に、本発明の目的は、オーバヘッドが僅かな３つ以上の可能な出力信号値を許容するシグマ・デルタ・アナログ／デジタル変換器を有する回路を提供することである。

特に、本発明の目的は、３つ以上の可能な出力信号値を許容し且つ較正が不要なシグマ・デルタ・アナログ／デジタル変換器を有する回路を提供することである。

本発明は、シグマ・デルタ・アナログ／デジタル変換器を有する電子回路であって、
−アナログ入力信号を受けるためのアナログ入力部と、
−それぞれが３個以上の利用可能な値のセットから選択される一連の出力信号値を含むデジタル出力信号を出力するためのデジタル出力部と、
−前記アナログ入力信号と前記デジタル出力信号を示すアナログフィードバック信号との間の時間平均化された差が最小となるように前記デジタル出力信号を生成するべく設けられたフィードバックループと、
−前記フィードバック信号の連続する信号レベルを生成するためのフィードバック信号発生器であって、前記各信号レベルがその対応する前記出力信号値の制御下にあり、また、前記フィードバック信号の信号レベル間に所定のゼロ復帰レベルを挿入するためのゼロ復帰スイッチ回路を備え、利用可能な前記値のうちの１つの値のための信号レベルを与えるように前記ゼロ復帰スイッチ回路が接続されているフィードバック信号発生器と、
を備えており、
前記フィードバック信号発生器は、前記利用可能な値の１つの制御下で前記フィードバック信号の信号レベルを生成するとき、前記ゼロ復帰スイッチ回路を動作させて前記ゼロ復帰レベルを供給し、
前記ゼロ復帰スイッチ回路は、複数の可能なレベルから前記ゼロ復帰レベルを選択し、前記フィードバック信号発生器は、前記利用可能な値の一つの制御下で前記フィードバック信号の信号レベルを生成するとき、前記複数の可能なレベルの選択を細かく切替えることを特徴とする電子回路を提供する。

出力値を分離するためだけではなく、出力値のうちの１つを与えるためにもゼロ復帰スイッチ回路を使用することにより、記憶効果に起因する非線形性を除去できるとともに、３つ以上の可能な出力レベルを用いたシグマ・デルタ・アナログ／デジタル変換の信号対雑音比が高い、簡単な回路が得られる。この場合、ゼロ復帰スイッチ回路は、１つの切換素子または複数の切換素子から成っていても良い。ゼロ復帰スイッチ回路は、例えば、ゼロ復帰レベルを供給する１つのノードに対して１つの出力部を接続し、あるいは、複数の差動出力部を、互いに対して或いは共通の１つのノードに対して或いは少なくとも略同一のゼロ復帰レベル信号を供給する異なる複数のノードに対して接続する。

本発明に係る回路は、作動時に差分電流の合計をゼロにさせるゼロ復帰スイッチ回路と組み合わせて、フィードバック信号を生成するための差分電流出力を使用する実施形態を有している。このようにすれば、異なる可能な出力レベル間に開きがあっても、複雑な較正を行なわないで済む。

更なる実施形態においては、対応する加算ノードに接続されたレジスタと、デジタル出力信号に応じてレジスタ間に印加される電圧を制御する切換回路とを使用して、差分電流が生成される。ゼロ復帰レベルは、レジスタを介して加算ノードを電気的に接続することにより生成される。このようにして、ゼロ復帰スイッチは、内部の前回の状態の全ての記憶を消去する。

更なる実施形態において、切換回路は、内部ノード間に印加される電圧を切換える。したがって、フィードバック信号の信号レベルのうちの２つを生成するために必要な電圧が１つだけで済み、ゼロ復帰スイッチは、内部ノードを接続することにより第３のレベルを生成する。その結果、アナログ／デジタル変換の線形性を確保するために較正が不要になる。印加電圧においては、バンドギャップ基準などの安定な基準電圧が使用されても良い。その場合、外部の影響とは無関係に、アナログ／デジタル変換のスケーリングを簡単に行なうことができる。

以下、図面を使用して、本発明のこれら及び他の目的、有利な態様について詳細に説明する。

図１は、シグマ・デルタ・デジタル／アナログ変換器を示している。変換器は、入力ステージ１０と、減算ステージ１２と、ループフィルタ１４と、量子化器１６と、フィードバック信号発生器１８とを有している。入力ステージ１０は、差動入力端子１００ａ，１００ｂと、減算ステージ１２の加算ノード１２０ａ，１２０ｂに接続される出力部とを有している。一例として、入力ステージ１０は、各入力端子１００ａ，１００ｂと対応する加算ノード１２０ａ，１２０ｂとの間に直列に接続されたコンデンサ１０４ａ，１０４ｂおよびレジスタ１０２ａ，１０２ｂを有するように示されている。

減算ステージ１２、ループフィルタ１４、量子化器は、入力信号と出力信号との間の平均値の差によって得られる差分信号からデジタル出力信号を生成するためのデジタル化ステージを形成している。減算ステージ１２は、加算ノード１２０ａ，１２０ｂに接続された入力部を有する差動増幅器１２２を備えるとともに、増幅器１２２の出力部と増幅器の入力部との間に接続されたフィードバックコンデンサ１２４ａ，１２４ｂを備えている。減算ステージ１２の出力部は、ループフィルタ１４を介して、量子化器１６に接続されている。量子化器１６はクロック入力部を有しており、量子化器１６の出力部は、シグマ・デルタ変換器の出力部を形成している。量子化器１６の出力部は、フィードバック信号発生器１８の入力部に戻って接続されている。フィードバック信号発生器１８は、減算ステージ１２の加算ノード１２０ａ，１２０ｂに接続された差動出力部を有している。ループフィルタ１４は、例えば、四次フィルタであるが、本発明において、精密なタイプのフィルタは必ずしも必要ではない。

作動時、差分入力信号が入力部１００ａ，１００ｂ間に加えられ、量子化器１６の出力部でデジタル出力信号が生成される。差分入力信号および出力信号に対応する信号は、減算ステージ１２によって互いに減算される。その結果得られる差は、ループフィルタ１４に通されるとともに、出力信号を決定するために量子化される。ループフィルタ１４は、前記差を経時的に平均化する。その結果、シグマ・デルタ変換器は、差分入力信号に対応する経時的に平均化された出力信号を生成する。

そのようなアナログ／デジタル変換器は、例えば、搬送波上で変調された信号を受ける無線信号受信回路で使用されても良い。

図３は、図１に示されるシグマ・デルタ・デジタル／アナログ変換器を使用する受信器を示している。受信器は、アンテナ入力部３０と、局部発振器３２と、ミキサ３４ａ，３４ｂと、アナログ／デジタル変換器３６ａ，３６ｂと、信号処理回路３８とを有している。作動時、ミキサ３４ａ，３４ｂは、アンテナ信号を、所定の周波数帯域（例えば低周波帯域）の直交信号へとダウンコンバートする。アナログ／デジタル変換器２７ａ，２７ｂは、直交信号をサンプリングしてデジタル化する。変換器３６ａ，３６ｂは、共に、図１に示されるタイプのものであることが好ましい。これは、無関係な強い信号の存在下で信号を区別するために必要なダイナミックレンジおよび線形性をこのタイプが与えるからである。

受信器において、対象とする信号は、多くの場合、他の変調された信号を伴う。その変調信号の幾らかは、対象とする信号と同じ強度である場合もあり、あるいは、対象とする信号よりも強度が大きい場合もある。それにもかかわらず、対象とする信号を抽出するためには、幅広いダイナミックレンジ（見込まれる最大の入力値とアナログ／デジタル変換器の分解能との間の比）が必要である。３つ以上の可能な出力値を使用することによりダイナミックレンジを向上させることができるが、通常、これは、かなりの回路オーバーヘッドを必要とし、強い信号の存在下で弱い信号の静的な（かき乱されない）受信を妨げる非線形性を招くおそれがある。

図２は、クロック信号Ｃと、量子化器１６の出力信号を示す信号Ｂとを示している。量子化器１６は、各クロックパルス毎に出力信号値を生成するように形成されている。この場合、前記出力信号は、３つの値のうちの１つをとる。信号Ｂは、それらの値を示す３つの可能なレベルに限定される（無論、量子化器の実際の出力信号は、例えば各出力信号毎にビット対を使用することにより任意の形式でレベルを表わすことができるデジタル信号である）。量子化器１６は、例えば量子化器１６内で２つの比較器（図示せず）を使用することにより、実現されても良い。この場合、量子化器は、その入力部での信号間の差が両方の比較器の閾値レベルを下回る時に第１の値を生成し、その差が一方の比較器の閾値レベルを下回るが他方の比較器の閾値レベルを上回る時に第２の値を生成するとともに、その差が両方の閾値レベルを上回る時に第３の値を生成する。

フィードバック信号発生器１８は、信号Ｂに対応するフィードバック信号Ｉを、減算回路に対して供給する。各クロック周期においては、第１の段階と第２の段階とが生じる。第１の段階において、フィードバック信号Ｉは、そのクロック周期中の信号Ｂによって決定される。第２の段階において、フィードバック信号は、信号Ｂと無関係である。第２の段階は、異なるクロックサイクルの第１の段階同士の間でゼロ復帰段階としての機能を果たし、これにより、異なるクロック周期の第１の段階で供給される信号間の相乗効果が除去される。第１の段階で供給されるフィードバック信号Ｉは、３つの異なる値、すなわち、第２の段階における場合と同じ値２４ａ〜２４ｄ、または、その値２４ａ〜２４ｄの両側の値２０ａ，２０ｂ，２２ａ〜２２ｃをとっても良い。

第１の段階におけるフィードバック信号Ｉが第２の段階における場合と同じ値２４ａ〜２４ｃをとる場合、これは、第２の段階で信号を実現するために使用される同じ手段によって実現される。したがって、３つの可能なレベルを有するフィードバック信号Ｉは、別個のハードウェアを殆ど用いることなく、あるいは、全く用いることなく実現される。

図１に戻って詳細に説明すると、フィードバック信号発生器１８は、デコーダ１８０と、ハンドギャップ基準１８２と、一対の第１のトランジスタ１８４ａ，１８４ｂと、一対の第２のトランジスタ１８６ａ，１８６ｂと、ゼロ復帰トランジスタ１８７と、略等しい抵抗値を有する一対のレジスタ１８８ａ，１８８ｂとを有している。量子化器１６の出力部は、デコーダ１８０の入力部に接続されている。デコーダ１８０は、一対の第１のトランジスタ１８４ａ，１８４ｂの制御電極に接続された第１の出力部と、一対の第２のトランジスタ１８６ａ，１８６ｂの制御電極に接続された第２の出力部と、ゼロ復帰トランジスタ１８７の制御電極に接続された第３の出力部とを有している。

加算ノード１２０ａ，１２０ｂは、レジスタ１８８ａ，１８８ｂのうちの対応する１つをそれぞれ介して、各内部ノード（中間接点）１８５ａ，１８５ｂに接続されている。内部ノード１８５ａ，１８５ｂは、ゼロ復帰トランジスタ１８７の主電流チャンネルを介して、互いに接続されている。第１の内部ノード１８５ａは、並列に配置された第１および第２の経路を介して、基準端子１８９に接続されている。第１の経路は、第１のトランジスタ対の一方１８４ａの主電流チャンネルを含んでいる。第２の経路は、第２のトランジスタ対の一方１８６ａの主電流チャンネルとバンドギャップ基準１８２とを直列状態で含んでいる。同様に、第２の内部ノード１８５ｂは、並列に配置された第３および第４の経路を介して、基準端子１８９に接続されている。第３の経路は、第１のトランジスタ対の他方１８４ｂの主電流チャンネルとバンドギャップ基準１８２とを直列状態で含んでいる。第４の経路は、第２のトランジスタ対の一方１８６ａの主電流チャンネルを含んでいる。

作動時、入力部１００ａ，１００ｂからの電流とフィードバック信号発生器１８からの電流とを加算ノード１２０ａ，１２０ｂで加算することにより、減算が実現される。図２は、フィードバック信号発生器１８からレジスタ１８８ａ，１８８ｂを介して加算ノード１２０ａ，１２０ｂへと流れる電流間の差である差分電流Ｉの形態を成すフィードバック信号Ｉを示している。

デコーダ１８０は、フィードバック信号発生器１８を制御して、３つの異なる電流形態のうちの１つで加算ノード１２０ａ，１２０ｂに対して電流を供給し、信号Ｂの制御下で、プラスの差分電流と、マイナスの差分電流と、ゼロの差分電流とをそれぞれ与える。各クロック周期中においては、そのクロック周期における信号Ｂによって決定される形態で電流が供給される第１の段階が生じるとともに、信号Ｂとは無関係な形態で電流が供給される第２の段階が生じる。第２の段階は、異なるクロック周期の第１の段階で供給される電流間の相乗効果を除去するゼロ復帰段階としての機能を果たす。

第１の形態においては、互いに反対の電流がレジスタ１８８ａ，１８８ｂを介して加算ノード１２０ａ，１２０ｂへと流れる時に、プラスの差分電流２０ａ，２０ｂが発生する。この場合、第１の加算ノード１２０ａへの電流は、第１の符号を有しており、第２の加算ノード１２０ｂへの電流は、第１の符号と反対の第２の符号を有している。第２の形態においては、互いに反対の電流が加算ノードへと流れるが第１の形態と逆の方向で電流が流れる時に、マイナスの差分電流２２ａ〜２２ｃが発生する。この場合、第１の加算ノード１２０ａへの電流は、第２の符号を有しており、第２の加算ノード１２０ｂへの電流は、第１の符号を有している。第３の形態においては、ゼロの差分電流２４ａ〜２４ｄが発生する。

レジスタ１８８ａ，１８８ｂを通じた互いに反対の電流は、以下のように確保される。入力信号が差分であると仮定すると、加算ノード１２０ａ，１２０ｂのコモンモード電圧（同相電圧）は、基準端子１８９での電圧を上回るバンドギャップ電圧の半分である。これは、トランジスタ対の一方または両方が同時に電流を流さないように、デコーダ１８０がトランジスタ対１８４ａ，１８４ｂ；１８６ａ，１８６ｂを制御するためである。そのため、任意のトランジスタ対１８４ａ，１８４ｂ；１８６ａ，１８６ｂが電流を流すと、内部ノード１８５ａ，１８５ｂの一方が基準端子に対して接続され、他方の内部ノードがバンドギャップ基準１８２に対して接続される。その結果、加算ノード１２０ａ，１２０ｂでの電圧の合計がバンドギャップ基準電圧に等しくなる。

差動増幅器１２２は、差動オペアンプとして機能するとともに、コンデンサ１２４ａ，１２４ｂにより負帰還（ネガティブフィードバック）配列で配置される。その結果、増幅器１２２は、加算ノード１２０ａ，１２０ｂでの電圧を等しくして、これらの両方がコモンモード電圧と等しくなるようにする。そのため、差分入力電圧は、加算ノード１２０ａ，１２ｂへの互いに反対の電流をもたらす。同様に、フィードバック信号発生器は、量子化器１６からの出力信号の制御下で、差分電流を加算ノード１２０ａ，１２０ｂに対して供給する。

デコーダ１８０は、一方のトランジスタ対１８４ａ，１８４ｂ；１８６ａ，１８６ｂが量子化器１６の出力信号（信号Ｂによって表わされる信号）に応じていずれのトランジスタ対が電流を流すかを制御する。一方のトランジスタ対１８４ａ，１８４ｂ；１８６ａ，１８６ｂが電流を流し且つゼロ復帰トランジスタ１８７が電流を流さない場合には、内部ノード１８５ａ，１８５ｂの一方が基準端子１８９の電圧になり、内部ノード１８５ａ，１８５ｂの他方が基準端子の電圧を上回るバンドギャップ基準電圧となる。この場合、加算ノードでの電圧は、基準端子の電圧を上回るバンドギャップ電圧の半分であるため、レジスタ１８８ａ，１８８ｂを流れる電流は互いに反対である。

本発明が図１の回路に限定されないことは言うまでもない。例えば、フィードバック信号発生器から３つの電流レベルを生成する他の形式を使用しても良い。

図４は、デコーダ４０と、第１および第２の電流源４２ａ，４２ｂと、第３および第４の電流源４４ａ，４４ｂと、多くのスイッチ４６ａ〜４６ｄとを有するデジタル／アナログ変換器を示している。デジタル／アナログ変換器の第１および第２の出力部４８ａ，４８ｂは、共に、回路の差動出力部を形成する。第１の出力部４８ａは第１の電流源４２ａの出力部に接続され、デジタル／アナログ変換器の第２の出力部４８ｂは第２の電流源４２ｂの出力部に接続されている。第１の出力部４８ａは、スイッチ４６ａ，４６ｂのうちの対応する一方をそれぞれ介して、第３および第４の電流源４４ａ，４４ｂの出力部に対して接続される。第２の出力部４８ａは、スイッチ４６ｃ，４６ｄのうちの対応する一方をそれぞれ介して、第３および第４の電流源４４ａ，４４ｂの出力部に対して接続される。第１、第２、第３、第４の電流源４２ａ，４２ｂ，４４ａ，４４ｂは、略同一の出力電流を供給するように設けられている。スイッチは、デジタル入力部４１で受けられるデジタル信号およびクロック入力ｃｌｋの制御下で、デコーダ４０により制御される。

図５は、図４の回路の動作を示す信号を表わしている。第１の信号ｃｌｋはクロック信号を示しており、クロックサイクルの交互に生じる第１および第２の段階がＩ，IIによって表わされている。第２の信号Ｂは、デジタル入力信号の一例を示している。デジタル信号は、信号値を表わす一連のコード値を含んでいる。一例として、異なるコード値に対応する３つのレベルを有するようにデジタル入力信号Ｂが示されている。

第３の信号Ｉｄｉｆｆは、出力部４８ａ，４８ｂへと流れる正味の電流間の差を示している。回路は、交互に生じる２つの段階Ｉ，IIで動作する。第１の段階Ｉにおいて、デコーダ４０は、データに依存する正味の電流差を出力部４８ａ，４８ｂに対して供給するため、データに応じてスイッチ４６ａ〜４６ｄを制御する。第２の段階IIにおいて、デコーダ４０は、スイッチ４６ａ〜４６ｄを制御して、ゼロ復帰電流差を出力部４８ａ，４８ｂに対して供給する。

デジタル入力信号Ｂが高いレベルにおいてコード化すると、デコーダ４０は、第１の段階でスイッチ４６ａ〜４６ｄを制御して、第３および第４の両方の電流源４４ａ，４４ｂの出力部を第２の電流源４２ｂの出力部に対して接続する。したがって、第１の出力部における正味の電流は、第１の電流源４２ａからの電流Ｉａに等しくなる。第１、第２、第３、第４の電流源４２ａ，４２ｂからの電流が同じであると仮定すると、第２の出力部４８ｂにおける正味の電流は−Ｉａである。第１の出力部における正味の電流と第２の出力部における正味の電流との間の差は２Ｉａであり、これは、高レベルの差分出力電流５１に対応している。

同様に、デジタル入力信号Ｂが低いレベルにおいてコード化すると、デコーダ４０は、第１の段階でスイッチ４６ａ〜４６ｄを制御して、第３および第４の両方の電流源４４ａ，４４ｂの出力部を第１の電流源４２ｂの出力部に対して接続する。したがって、第１の出力部における正味の電流と第２の出力部における正味の電流との間の差は、低レベルの差分出力電流５３に対応する−２Ｉａとなる。

デジタル入力信号Ｂが第３のレベルにおいてコード化すると、デコーダ４０は、第１の段階でスイッチ４６ａ〜４６ｄを制御して、第３および第４の電流源４４ａ，４４ｂの出力部を、第１および第２の電流源４２ｂの出力部に対してそれぞれ接続し、あるいは、第２および第１の電流源４２ｂの出力部に対してそれぞれ接続する。したがって、第１の出力部における正味の電流と第２の出力部における正味の電流との間の差はゼロになる。

回路は、ゼロ復帰レベルと同じ方法で第３の入力信号を出力するように形成されている。第２の段階においても、デコーダ４０は、スイッチ４６ａ，４６ｂを制御して第３および第４の電流源４４ａ，４４ｂの出力部を第１および第２の電流源４２ｂの出力部に対してそれぞれ接続し或いは第２および第１の電流源４２ｂの出力部に対してそれぞれ接続することによって、差をゼロにする。

実際には、電流源４２ａ，４２ｂ，４４ａ，４４ｂは、例えば、異なる電流源の実装における幾何学的構成の差またはパラメータの差に起因して、同じ電流を供給しない場合がある。同一の電流が供給されないと、ゼロ復帰レベルでの出力部４８ａ，４８ｂからの正味の電流の差は、高レベルの出力と低レベルの出力との間の差の中間に正確に一致しない。これは、ゼロ復帰レベルがデジタル入力信号Ｂによって選択できる第３の出力レベルとしてではなくゼロ復帰レベルとしてのみ使用される場合の問題ではない。しかしながら、ゼロ復帰レベルがデジタル入力信号Ｂによって選択できる第３の出力レベルとして使用されると、それにより、デジタル／アナログ変換が非線形性になる。

この非線形性に対抗するためには、第３のレベルのための出力電流が平均して高レベルと低レベルとの間の中間に正確に一致するように、２つの異なる状態を使用して第３のレベルにおける電流を供給することにより、第３の出力レベルを止めることが好ましい。第１の状態において、デコーダ４０は、スイッチ４６ａ〜４６ｄを制御して、第１の電流源４２ａの出力部を第３の電流源４４ａの出力部に対して接続するとともに、第２の電流源４２ｂの出力部を第４の電流源４４ｂの出力部に対して接続する。逆に、第２の状態においては、デコーダ４０は、スイッチ４６ａ〜４６ｄを制御して、第１の電流源４２ａの出力部を第４の電流源４４ｂの出力部に対して接続するとともに、第２の電流源４２ｂの出力部を第３の電流源４４ａの出力部に対して接続する。

以下の表は、第１、第２、第３、第４の各電流源４２ａ，４２ｂ，４４ａ，４４ｂからの電流Ｉ１，Ｉ２，Ｉ３，Ｉ４の形式で、第１および第２の状態において出力部４８ａ，４８ｂへと流れる正味の電流を示している。また、表には、高低のデジタル入力Ｂを伴う電流が含まれている。

出力部４８ａ 出力部４８ｂ 差
Ｂ高 I１ I２−I３−I４ I１−I２＋I３＋I４
Ｂ低 I１−I３−I４ I２ I１−I２−I３−I４
状態１ I１−I３ I２−I４ I１−I２−I３＋I４
状態２ I１−I４ I２−I３ I１−I２＋I３−I４

Ｉ１〜Ｉ４は全て、精度の無さを除いて、ほぼ等しいことは言うまでもない。なお、電流差は、反対の極性をもって、また、高低の入力信号Ｂにおいて、Ｉ１−Ｉ２から偏っている。第１および第２の状態においては、高い入力信号におけるレベルと低い入力信号Ｂにおけるレベルとの間の中間のレベルＩ１−Ｉ２から僅かな偏りがある。第１の状態におけるレベルと第２の状態におけるレベルとの平均は、高低の入力信号Ｂにおけるレベル間の中間のこのレベルＩ１−Ｉ２と正確に一致する。これは、電流が互いに等しくない場合であっても、非線形性を相殺するために使用される。

デコーダ４０は、デジタル入力信号が高レベルと低レベルとの間及び／又は第２の段階に第３のレベルを有する場合に、状態１および状態２の両方を利用して、出力電流を生成するように設けられることが好ましい。異なるクロックサイクルにおいては、デコーダ４０が異なる状態を選択する。これにより、第３のレベルにおける出力電流は、平均して、高レベルと低レベルとの間の中間になる。すなわち、２つの状態が頻繁に選択される。したがって、ループフィルタ１４は、第３のレベルが使用される時に生じる非線形性を平均化する。

入力信号が第３の値をとる時に第１の段階Ｉで出力電流を制御するために使用される状態を選択するために、様々な方法が使用されても良い。各方法においては、少なくとも平均して両方の状態が頻繁に生じることが好ましい。無論、個々の各状態における電流は理想の値から偏っているが、電流が平均して理想の値に等しいため、殆どの偏りがループフィルタ１４を通過する。また、大きな偏りのスペクトル密度は、ループフィルタ１４を通過する周波数へと移行することが好ましい。したがって、状態の選択方法は、偏りのスペクトル密度が更に高い周波数（ループフィルタ１４を通過する周波数）へと移行することを促すことが好ましい。

第１の組の実施形態において、第１の段階Ｉで使用される状態は、第２の段階IIで使用される状態とは無関係に選択される。しかしながら、これは、偏りのスペクトル密度を使用できる最大周波数を制限する。したがって、第２の組の実施形態においては、第１および第２の段階で使用される状態の選択が互いに依存し合っている。これにより、スペクトル密度を更に高い周波数へと移行させることができる。

第１の段階Ｉで使用される状態が第２の段階IIで使用される状態とは無関係に選択される実施形態においては、入力信号で制御される電流が供給される第１の段階Ｉ同士の間の第２の段階IIでゼロ復帰電流を供給するために、任意の状態を使用することができる。例えば、第２の段階で同じ状態を常に使用しても良い。これにより、ＤＣオフセット信号が生じるが、そのようなオフセット信号は、音声出力または無線信号受信等の殆どの用途で問題とならない。あるいは、第２の段階で使用される状態が、連続するクロックサイクルにおいて交互に生じても良い。更なる他の変形例においては、第２の段階で使用される状態が、一方のクロックサイクルから他のクロックサイクルへと切換えられ（トグルされ）ても良い。無論、ゼロ復帰レベルが必要とされない場合、回路は、クロック周期全体において、単に、入力信号で制御される出力電流を供給するだけでも良い。この場合、第２の段階が必要とされず、あるいは、切換中の短い期間において一時的にのみ第２の段階が持続しても良い。

第１の段階で使用される状態が第２の段階で使用される状態とは無関係に選択される場合には、様々な方法を使用して、第１の段階Ｉにおいて状態を選択することができる。第１の実施形態において、デコーダ４０は、第３のレベルが生じる時に、状態１と状態２とを単に交互に使用する。したがって、第３のレベルにおける平均電流差が高レベルおよび低レベルにおける電流差間の中間になるといったことが簡単に起こり得る。これは、例えば、デコード４０内にトグルフリップフロップ（図示せず）を設けることにより実現することができる。この場合、トグルフリップフロップは、入力信号Ｂが第３のレベルを選択する時にスイッチ４６ａ〜４６ｄを制御するために使用される状態を制御するとともに、入力信号Ｂが第３のレベルを選択する毎にトグルさせる（切り換える）。このようにして、偏りのスペクトル密度が更に高い周波数へと移行されるが、最大周波数は、第３のレベルが生じる周波数によって制限される。最大周波数が低いと、スペクトル密度が小さい。これは、第３のレベルが低い周波数で生じるが、ある用途において、この周波数が非常に低いことから、偏りを平均化できないためである。

一実施形態において、デコーダ４０は、偶数のクロックサイクルで状態１を使用し、奇数のクロックサイクルで状態２を使用する。これによっても、第３のレベルにおける平均電流差は、高レベルおよび低レベルにおける電流差間の中間になる。これは、例えば、デコード４０内にトグルフリップフロップ（図示せず）を設けることにより実現することができる。この場合、トグルフリップフロップは、入力信号Ｂが第３のレベルを選択する時にスイッチ４６ａ〜４６ｄを制御するために使用される状態を制御するとともに、各クロックサイクルをトグルさせる（切り換える）。更に他の実施形態においては、適切に設計されたＬＦＳＲ（リニア・フィードバック・シフト・レジスタ）等の擬似ランダム発生器を使用して、トグルフリップフロップをトグルさせ（切り換え）ても良い。これらの実施形態の全てにおいて、偏りのスペクトル密度が移行する最大周波数は、第３のレベルが生じる周波数によって制限される。ある用途においては、この周波数が非常に小さいため、偏りを平均化することができない。

他の実施形態においては、前回の入力信号を使用して、第１の段階Ｉで状態が選択される。すなわち、第３のレベルの入力信号がクロックサイクルで生じ且つ前回のクロックサイクルにおける入力信号が高かった場合、クロックサイクルにおいて第１の状態が選択される。前回のクロックサイクルにおける入力信号が低かった場合には、第２の状態が選択される。前回の入力信号が第３の値を有している場合には、前回のクロックサイクルの状態に対して状態が切り換えられる（トグルされる）。高レベルおよび低レベルの両方が同じ頻度で生じるため、これにより、平均して両方の状態が同じ頻度で生じる。状態を選択するこの方法は、例えばデコーダ４０内でラッチ（図示せず）を使用することによって実現できる。この場合、ラッチは、入力信号が高かった場合あるいは低かった場合に、前回の入力信号をラッチするとともに、入力信号が中間値をとった場合に、その前回の内容と反対のロジックをラッチする。しかしながら、この方法は、状態が入力信号と関連して、偏りのスペクトル密度の一部が低い周波数で生じるといった欠点を有している。

第１の段階および第２の段階で使用される状態の選択が互いに依存し合っている場合には、偏りのスペクトル密度を更に高い周波数へと移行させることができる。図５は、第１の段階で使用される状態を選択する他の実施形態の結果を示している。この実施形態において、デコーダ４０は、中間値が第１の段階で出力され且つ第２の段階で出力される場合、中間値が出力される毎に、選択された状態を交互に切り換える。この代替の実施形態は、様々な方法で実現することができる。例えば、デコーダ４０内にトグルフリップフロップ（図示せず）を設けることにより、トグルフリップフロップは、第１の段階および第２の段階の両方で第３のレベルが出力される時にスイッチ４６ａ〜４６ｄを制御するために使用される状態を制御するとともに、第３のレベルが出力される度にトグルさせる（切り換える）。他の実施は、例えば、データＢとは無関係な連続する段階間でトグルさせるトグル信号の使用、および、デジタル入力信号Ｂが中間値をとらない各クロックサイクルでトグルされるフリップフロップの使用である。この他の実施形態において、使用される状態を選択する信号は、フリップフロップの出力およびトグル信号の排他的論理和を形成することにより生成される。

したがって、クロックサイクルの第１の段階で高い値または低い値が出力される限り、第２の段階でＲＴＺレベルを出力するために使用される状態は、第１の状態と第２の状態との間で単に切り換えられる（トグルされる）。クロックサイクルで第３の値が出力されると、第１および第２の段階で異なる状態が使用される。この場合、第１の段階における状態は、最後の前回のクロックサイクルで使用された状態に応じて選択される。

図５において、例えば、介在する第１の段階で第３のレベルの信号が生じない場合、連続する第２の段階で使用される状態が交互に切り換えられる（異なる状態は、僅かに高いレベルおよび僅かに低いレベル５２，５６から認識できる）。最初のクロックサイクルにおいては、中間値入力信号５０が生じる。この最初のクロックサイクルにおいて、第１の状態（高レベルと低レベルとの間の中間のレベルよりも僅かに高いレベル５２を有するように示されている）は、第１の段階で出力信号を生成するために使用される。入力信号５４の中間値が生じる次のクロックサイクルにおいて、第２の状態（高レベルと低レベルとの間の中間のレベルよりも僅かに高いレベル５６を有するように示されている）が使用される。これは、入力信号が中間値５０をとる前回のサイクル後に奇数のクロックサイクルが生じたからである。入力信号が中間値５８をとる次のクロックサイクルにおいては、第２の状態５９が再び使用される。なぜなら、今度は、前回の中間値５４の後に偶数のクロックサイクルが生じたからである。

このようにして、連続的に選択された状態のための信号出力は、サンプリング周波数の半分に対応する公称振動周期をもって、デジタル発振器の出力信号を効果的に生成する。この発振器の振動は、デジタル入力信号Ｂが高い値と低い値との間の第３の値をとる時にそのデジタル入力信号Ｂに応じて変調される位相である。このようにすると、第１の段階で使用される信号の偏りのスペクト密度は、第２の段階における偏りのスペクトル密度へと変調される。これにより、スペクトル密度が高周波で得られ、そのため、これを更に簡単にフィルタに通過させることができる。これは、第２の段階においてＲＴＺレベルのために使用される状態の選択に起因する偏りのスペクトル密度を犠牲にして達成される。第２の段階においてＲＴＺレベルのために使用される状態がスペクトル密度のデータ部分とは無関係に交互に切り換えられる実施形態と比較して、第２の段階における異なる状態の当然の選択は、低周波へと移行される。しかしながら、このスペクトル密度は、依然として、フィルタを簡単に通過できる周波数のままである。

本発明から逸脱することなく、他の方法で、デジタル入力信号が中間値をとる時に第１の段階Ｉで使用される状態が、高い周波数のデジタル振動信号の一部を形成できることは言うまでもない。例えば、デジタル入力信号が高い値または低い値をとらない時にクロクサイクルの一部だけでトグルさせる僅かに低い周波数のデジタル振動信号が使用されても良く、あるいは、中間値が出力される連続する第２の段階および第１の段階における状態を連続的に選択するために、高周波擬似ランダム振動が使用されても良い。

本発明が前述した回路に限定されないことは言うまでもない。例えば、加算ノード１２０ａ，１２０ｂを使用する電流減算の代わりに、電圧減算が使用されても良い。この場合、フィードバック信号発生器は、量子化器１６からの出力信号の制御下で３つの電圧のうちの１つを生成するように変更され、これら３つの電圧のうちの中間の電圧は、量子化器の出力信号によって制御される電圧を両者間に供給するゼロ復帰電圧としても供給される。他の実施例においては、混合電圧電流加算回路が使用されても良い。

例えば電流を加算ノードに出力するための電流源出力部を有する従来の電圧／電流変換器を使用して、フィードバック信号発生器から３つの電流レベルを生成する任意の形式を使用しても良い。しかしながら、切換ネットワークおよびレジスタ１８８ａ，１８８ｂを介して加算ノード１２０ａ，１２０ｂに接続される１つの電圧源１８２を使用すると、設計が容易になり、また、レジスタ１８８ａ，１８８ｂがうまくマッチする時に正確に較正された回路を提供することができる。したがって、回路は、パラメータの散らばりに対して非常に強く、複雑な較正を必要としない。

ポリシリコン領域や、一定の制御電圧を伴うＦＥＴデバイス等の任意のタイプの抵抗構造を使用して、レジスタ１８８ａ，１８８ｂが実現されても良い。バンドギャップ基準１８２が示されていたが、任意の他のタイプの電圧基準が使用されても良い。しかしながら、バンドギャップ基準が有益である。なぜなら、バンドギャップ基準は、外部の影響に殆ど晒されない電圧を与えるからである。

開示した実施形態は、レジスタ１８８ａ，１８８ｂを通じて流れる互いに反対の電流を生成するが、これらの電流に対しては、例えば内部ノード１８５ａ，１８５ｂに同様の電流源を付加することにより、コモンモード電流が加えられても良いことは言うまでもない。しかしながら、そのようなコモンモード電流は、アナログ／デジタル変換での非線形性を避けるため、正確なマッチングを必要とする。互いに反対の電流を使用すると、そのようなマッチングが殆ど重要とならない。

また、図１の回路は、３レベル出力信号用であるが、更に高い出力レベル、例えば５レベルを使用しても良い。そのうちの１つにおいては、ゼロ復帰スイッチを使用してフィードバック信号が実現される。奇数のレベルを使用することが好ましく、その場合、中間にゼロ復帰レベルを設定し、他のレベルをゼロ復帰レベルの両側に対称に等間隔で設定する。したがって、線形性に影響を与える最小成分が必要とされる。例えば、加算ノード１２０ａ，１２０ｂに接続されるレジスタと切換回路との別個の組み合わせを、レジスタ１８８ａ，１８８ｂと切換回路１８４ａ，１８４ｂ，１８６ａ，１８６ｂとの組み合わせに対して並列に設けることにより、付加的なレベルが実現されても良い。この場合、線形性は、レジスタのマッチングによって決定される。

１つのゼロ復帰トランジスタ１８７の代わりに、トランジスタの組み合わせ、あるいは、任意の他のタイプのスイッチを使用しても良い。例えば、２つのスイッチング・トランジスタを使用する。この場合、各スイッチング・トランジスタは、対応する内部ノード１８５ａ，１８５ｂと、バンドギャップ電圧の半分に等しい基準電圧を供給するノードとの間に配置される。しかしながら、内部ノード間のスイッチがあまり複雑ではない図１に示される実施形態は、製造中におけるパラメータの散らばりに対して非常に強く、バンドギャップ基準を使用して形成される電圧を利用して第３の電流レベルを与える。

同様に、電流の大きさを制御するためにも使用されるバンドギャップ基準１８２を用いて加算ノード１２０ａ，１２０ｂでのコモンモード電圧を決定する代わりに、別個の電圧源を使用して（単独で、あるいは、バンドギャップ基準１８２とのイオンコンビネーションにより）コモンモード電圧を決定しても良い。例えば、コンデンサ１０４ａ，１０４ｂが省かれていた場合には、入力部１００ａ，１００ｂからのコモンモード電圧を使用しても良い。しかしながら、バンドギャップ基準１８２を使用することにより、回路は、入力信号とは無関係に形成され、したがって、外部の影響に対して非常に強くなる。

図１の回路において、サンプリングは、量子化器１６によるクロック信号の制御下で行なわれるが、回路内の他の場所でサンプリングを行なうことができることは言うまでもない。しかしながら、量子化器でサンプリングを行なうことにより、時間が途切れないループフィルタ１４を使用することができる。これにより、フィルタのフィルタリング操作が向上する。

シグマ・デルタ・アナログ／デジタル変換器を示す図。 変換器内で生じる信号を示す図。 受信回路を示す図。 フィードバック信号発生回路を示す図。 フィードバック信号を示す図。

Claims (5)

1. シグマ・デルタ・アナログ／デジタル変換器を有する電子回路であって、
   −アナログ入力信号を受けるためのアナログ入力部と、
   −それぞれが３個以上の利用可能な値のセットから選択される一連の出力信号値を含むデジタル出力信号を出力するためのデジタル出力部と、
   −前記アナログ入力信号と前記デジタル出力信号を示すアナログフィードバック信号との間の時間平均化された差が最小となるように前記デジタル出力信号を生成するべく設けられたフィードバックループと、
   −前記フィードバック信号の連続する信号レベルを生成するためのフィードバック信号発生器であって、前記各信号レベルがその対応する前記出力信号値の制御下にあり、また、前記フィードバック信号の信号レベル間に所定のゼロ復帰レベルを挿入するためのゼロ復帰スイッチ回路を備え、利用可能な前記値のうちの１つの値のための信号レベルを与えるように前記ゼロ復帰スイッチ回路が接続されているフィードバック信号発生器と、
   を備えており、
   前記フィードバック信号発生器は、前記利用可能な値の１つの制御下で前記フィードバック信号の信号レベルを生成するとき、前記ゼロ復帰スイッチ回路を動作させて前記ゼロ復帰レベルを供給し、
   前記ゼロ復帰スイッチ回路は、複数の可能なレベルから前記ゼロ復帰レベルを選択し、前記フィードバック信号発生器は、前記利用可能な値の一つの制御下で前記フィードバック信号の信号レベルを生成するとき、前記複数の可能なレベルの選択を細かく切替えることを特徴とする電子回路。
2. 前記フィードバック信号発生器は、前記利用可能な値の１つに応じた信号レベルが交互に出力されるとき、信号レベル間の前記ゼロ復帰スイッチを選択することを特徴とする請求項１に記載の電子回路。
3. 前記フィードバック信号発生器は、前記ゼロ復帰レベルが出力されるたびに、利用可能なレベル中の選択レベルを、前記信号レベル間から、あるいは一つの信号レベルとして交互に選択することを特徴とする請求項２に記載の電子回路。
4. 前記フィードバック信号発生器は、前記信号レベル間で前記ゼロ復帰レベルを交互に選択し、前記利用可能な値の前記１つの制御下で前記フィードバック信号が出力された後に前記交互の位相を反転することを特徴とする請求項２に記載の電子回路。
5. 前記フィードバック信号発生器は、前記利用可能な値の前記１つの制御下で、前記フィードバック信号を生成するために、偶数と奇数クロックサイクル内で前記可能なレベルを交互に選択することを特徴とする請求項１に記載の電子回路。

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