JP2014502801A - 多数のフィードバックパスを備えるシグマデルタ二乗差ｒｍｓ−ｄｃコンバータ - Google Patents

Abstract

多数のフィードバックパスを用いるΣΔ二乗差ＲＭＳ−ＤＣコンバータのアーキテクチャが提供される。二乗化非線形によって処理される量子化誤差のＲＭＳレベルが最小化される種々のトポロジーにおいて、追加のフィードバックパスが安定なΣΔ閉ループ挙動を可能にする。このようなフィードバックパスとしては、ローパスフィルタリングされ、定数利得のフィードバックパス、ローパス及びハイパスフィルタリングされたパス、又は多数のローパスフィルタリングされたパスが含まれる。これらは追加のフィードフォワード又はフィードバックパスによって提供される周波数補償を備え、フォワードパスの多数の積分器と組み合わされ得る。電子的コンフィギュラビリティがこのアーキテクチャの総入力関連ダイナミックレンジ（ＤＲ）を更に拡張し得る。

Description

本明細書はシグマデルタ変調器に関し、より特定的には、ＲＭＳ（Root-Mean-Square）信号値を直流（ＤＣ）信号に変換するために使用されるシグマデルタ変調器に関する。

デジタルＲＭＳ−ＤＣコンバータは、デジタルコード化された出力信号を生成する電子回路であり、出力信号の平均（ＤＣレベル）は入力信号の二乗平均平方根値（累乗の平方根）に比例する。ＲＭＳ−ＤＣコンバータは、試験及び測定、及び通信等の信号強度の尺度が重要となる様々な用途に用いられる。これらのデバイスの特定の特性は、それらの応答が波高因子変動に対して無反応であることである。このことは、コンバータ入力信号が多数の異なる形式（変調パラメータ、変数コーディング等）を達成し得る用途では特に重要である。移動通信機器（例えば、セルラー電話及び基地局）関連ではアンテナを介して送信される電力レベルを正確に測定する必要がある。

図１のブロック図はハンドセットのバックエンドセクションを示す。アンテナはデュプレクサ、即ち、送信されるべき信号をアンテナにリダイレクトする、又はアンテナからの受信信号を受信機回路（Ｒｘ）にリダイレクトするスイッチ、に接続される。送信されるべきＲＦ信号を供給する電力増幅器（ＰＡ）はカプラを介してアンテナに接続される。カプラは、送信された電力の一定部分（およそ１０％）をデジタル電力検出器に供給する。デジタル電力検出器は送信された電力のデジタルコード化された概算値をデジタル制御ブロックに提供する。デジタル電力検出器から得た測定結果に基づいて、可変利得増幅器（ＶＧＡ）は、必要な送信電力レベルを得るように制御される。或いは、ＰＡ効率を増大させるために、ＰＡの電力供給調節可能ＤＣ−ＤＣコンバータユニティ（ＳＵＰＡ）を制御するようにデジタル電力検出器の出力が直接使用され得る。

長年、幾つかのタイプのアナログＲＦ電力検出器が使用されてきた。これらの検出器には、単一のダイオードから、より高度な正確性と温度安定性を備える複雑なシステムまで多岐にわたる。

ΣΔ変調器は、固有のデジタル出力を備えるＲＭＳ−ＤＣコンバータとするよう、二乗差ＲＭＳ−ＤＣコンバータと組み合わされ得る。このミックスドシグナルシステムは「ΣΔ二乗差ＲＭＳ−ＤＣコンバータ」と称され、米国特許第７，５４５，３０２号及び第７，５４５，３０３号に記載される。このアーキテクチャでは、ＲＦ入力の測定されたＲＭＳレベルが変調器デジタル出力ビットストリームｙ［ｋ］のＤＣレベルとしてコード化される。ΣΔ二乗差ＲＭＳ−ＤＣコンバータは、図２Ａに示されるようにフィードフォワード及びフィードバック二乗化演算に基づいて、或いは図２Ｂに示されるようにフォワードパス乗算器の周りに実装され得る。
米国特許第７，５４５，３０２号 米国特許第７，５４５，３０３号

ΣΔ ＲＭＳ−ＤＣコンバータの大信号オペレーションは、それらのアナログ対応物のオペレーションに似ている。図２Ａ及び図２Ｂでは、誤差信号ｅ（ｔ）は二乗された入力信号ｘ（ｔ）^２と二乗されたフィードバック信号ｙ（ｔ）^２との差に比例する。フィードバック信号ｙ（ｔ）＝ｙ_ＤＣ＋ｑ（ｔ）はデジタル出力ｙ［ｋ］のアナログバージョンであり、ここで、ｙ_ＤＣは変調器出力のＤＣレベルであり、ｑ（ｔ）は積分器出力ｕ（ｔ）の内部アナログデジタル変換中に追加される量子化誤差である。ｙ（ｔ）、ｘ（ｔ）、及びｕ（ｔ）の間の関係に基づいて、ΣΔ二乗差ＲＭＳ−ＤＣコンバータの大信号の静的伝達は次のように計算され得る。
ここで、Ａは実際の積分器ＤＣ利得であり、式（１Ａ）は図２Ａに基づいて得られたものであり、式（１Ｂ）は図２Ｂに基づいて得られたものである。Ａが無限に近づくと（１Ａ）及び（１Ｂ）は次のようになる。

図２Ａ及び図２Ｂに示されるΣΔ ＲＭＳ−ＤＣコンバータの定常状態ＤＣ解は、アナログＲＭＳ−ＤＣコンバータで求められる解に非常によく似ている。主な違いは、量子化誤差平均二乗値ｑ_ＲＭＳ ^２を計算する追加の項である。この項は、ＤＣでの測定された入力ＲＭＳレベルと、高周波数での追加された量子化誤差の両方を含んで、フィードバックビットストリームが二乗されることから生じる。実際には、ｑ_ＲＭＳ ^２の値は、小さな入力電力レベルのローコンフォーマンス誤差（Ｌａｗ ｃｏｎｆｏｒｍａｎｃｅ ｅｒｒｏｒ）に影響を与え、入力関連ダイナミックレンジの下限を定義する。ｑ_ＲＭＳ ^２＞ｘ_ＲＭＳ ^２のとき、式（２Ａ）及び式２Ｂ）は有効ではなく、積分器の出力ｕ（ｔ）は負の供給電圧をクリップする。

フィードバックパスにフィルタを追加することによって、二乗化演算の前に量子化誤差平均二乗値を効果的に低減することができる。この技術は、単一ビット（Ｍ＝ｌ）内部量子化の場合に特に有用である。フィードバックパスにフィルタを用いるΣΔ ＲＭＳ−ＤＣコンバータのブロック図が図３Ａ及び図３Ｂに示される。

図３Ａ及び図３Ｂに基づいて、ΣΔ二乗差ＲＭＳ−ＤＣコンバータの大信号静的伝達も次のように計算され得る（Ａ→∞）。
ここで、ｑ_ｆ（ｔ）＝ｙ_ｆ（ｔ）−ｙ_ＤＣはフィルタリングされた量子化ノイズ誤差である。フィルタリングされた量子化誤差の平均二乗値は小さくなる
ので、デジタル検出器の出力ダイナミックレンジは拡張される。しかしながら、フィードバックパスにフィルタを追加することは、ΣΔ ＲＭＳ−ＤＣコンバータの安定性に影響を与え得る。コンバータの閉ループ安定性を分析するために、非線形フィードバック及びフィードフォワード二乗化演算に関連する信号依存ＡＣ利得ｋが定義されなければならない。図２Ａ及び図３Ａに示されるようにΣΔ二乗差変調器が２つの二乗化セルを備えて実装されるとき、ｋは次のように求められる（Ｋ_ｘ＝Ｋ_ｙ）。

図２Ｂ及び図３Ｂに示されるように、ΣΔ二乗差変調器がフォワードパス乗算器を備えて実装されるとき、ｋは次のように求められる（β_ｘ＝β_ｙ）。

図３Ａ及び図３Ｂに示されるΣΔ ＲＭＳ−ＤＣコンバータアーキテクチャでは、選択されるフィードバックフィルタが−２０×ＮｄＢ／ｄｅｃの減衰を備えるＮ次ローパスフィルタ（ＬＰＦ）であるとき、フィルタリングされた量子化ノイズｑ_ｆ（ｔ）の平均二乗値が最小化される。図４はこの状態のＡＣ線形化モデルを示す。

図４に基づいて、信号依存フィードバックループフィルタＬ_１（ｓ）は次のように表され得る。
式（５）はＮ＋１個の極を含み、零点が無いので、図３Ａ及び図３Ｂに示されるアーキテクチャのフィードバックパスに（任意の次数Ｎの）ＬＰＦを選択すると必ず不安定なΣΔ ＲＭＳ−ＤＣコンバータを生じさせる。安定なΣΔ ＲＭＳ−ＤＣコンバータを実装するためには、Ｎ次フィードバックＬＰＦは、図５に示されるようにＮ個の高周波零点で補償されるべきである。

図５に基づいて、信号依存フィードバックループフィルタＬ_１（ｓ）も次のように表され得る。
式（６）はＮ＋１個の極、及びＮ個の零点を含むので、フィードバックフィルタがＮ個の極及び零点を含むとき、図３Ａ及び図３Ｂに示されるアーキテクチャに基づいて安定なΣΔ ＲＭＳ−ＤＣコンバータを設計及び実装することが可能である。閉ループシステムの安定性のために支払われる対価は、得られるフィルタリングされた量子化ノイズｑ_ｆ（ｔ）の平均二乗値の増分である。これは極−零点フィルタの−２０×ＮｄＢ／ｄｅｃの減衰ロールオフが、そのシステムのサンプリング周波数の半分（ｆ_Ｓ／２）未満の限られた周波数範囲内でのみ起こるために発生する。

多数のフィードバックパスを用いるΣΔ二乗差ＲＭＳ−ＤＣコンバータのアーキテクチャが開示される。追加のフィードバックパスが、二乗化非線形によって処理される量子化誤差のＲＭＳレベルが最小化される異なるトポロジーにおける安定なΣΔ閉ループ挙動を可能にする。このようなフィードバックパスとしては、ローパスフィルタリングされ、定数利得のフィードバックパス、ローパス及びハイパスフィルタリングされたパス、又は多数のローパスフィルタリングされたパスが含まれる。これらは追加のフィードフォワード又はフィードバックパスによって提供される周波数補償を備え、フォワードパスの多数の積分器と組み合わされ得る。電子的コンフィギュラビリティがこのようなアーキテクチャの総入力関連ダイナミックレンジ（ＤＲ）を更に拡張し得る

一例示実施形態に従って、シグマデルタ二乗差ＲＭＳ−ＤＣコンバータが、結果のアナログ信号を提供することによってアナログ入力信号及び少なくとも第1及び第２のアナログフィードバック信号に応答し、結果のアナログ信号が、アナログ入力信号の二乗、第１のアナログフィードバック信号の二乗、及び第２のアナログフィードバック信号の間の差に対応する少なくとも１つの信号成分を含む、アナログ信号乗算及び組み合わせ回路要素と、アナログ信号乗算及び組み合わせ回路要素に結合され、フィルタリングされたアナログ信号を提供することによって結果のアナログ信号に応答する、アナログ信号フィルタ回路要素と、アナログ信号フィルタ回路要素に結合され、関連するデジタル出力信号を提供することによってフィルタリングされたアナログ信号に応答する、アナログデジタル変換（ＡＤＣ）回路要素とを含む。

また、シグマデルタ二乗差ＲＭＳ−ＤＣコンバータは、ＡＤＣ回路要素に結合され、アナログ信号を提供することによって、デジタル出力信号に応答する、デジタルアナログ変換（ＤＡＣ）回路要素と、ＤＡＣ回路要素とアナログ信号乗算及び組み合わせ回路要素との間に結合され、第１のアナログフィードバック信号を提供することによってアナログ信号に応答する、第１のフィードバック回路要素と、ＤＡＣ回路要素とアナログ信号乗算及び組み合わせ回路要素との間に結合され、第２のアナログフィードバック信号を提供することによってアナログ信号に応答する、第２のフィードバック回路要素とを含む。

別の実施形態に従って、シグマデルタ二乗差ＲＭＳ−ＤＣコンバータが、結果のアナログ信号を提供するように、アナログ入力信号と少なくとも第1及び第２のアナログフィードバック信号とを乗算及び組み合わせるためのアナログ信号乗算器及び組み合わせ器手段であって、結果のアナログ信号がアナログ入力信号の二乗、第１のアナログフィードバック信号の二乗、及び第２のアナログフィードバック信号の間の差に対応する少なくとも１つの信号成分を含む、アナログ信号乗算器及び組み合わせ器手段、フィルタリングされたアナログ信号を提供するように、結果のアナログ信号をフィルタリングするためのアナログ信号フィルタ手段、フィルタリングされたアナログ信号を関連するデジタル出力信号に変換するためのアナログデジタルコンバータ（ＡＤＣ）手段、デジタル出力信号をアナログ信号に変換するためのデジタルアナログコンバータ（ＤＡＣ）手段、第１のアナログフィードバック信号を提供するように、アナログ信号を処理するための第１のフィードバック手段、及び第２のアナログフィードバック信号を提供するように、アナログ信号を処理するための第２のフィードバック手段を含む。

別の実施形態に従って、シグマデルタ二乗差ＲＭＳ−ＤＣ変換を実行するための方法が、結果のアナログ信号を提供するように、アナログ入力信号と少なくとも第1及び第２のアナログフィードバック信号とを乗算及び組み合わせることであって、結果のアナログ信号が、アナログ入力信号の二乗、第１のアナログフィードバック信号の二乗、及び第２のアナログフィードバック信号の間の差に対応する少なくとも１つの信号成分を含むことと、フィルタリングされたアナログ信号を提供するように結果のアナログ信号をフィルタリングすることと、フィルタリングされたアナログ信号を関連するデジタル出力信号に変換することと、デジタル出力信号をアナログ信号に変換することと、第１のアナログフィードバック信号を提供するように、アナログ信号を処理することと、第２のアナログフィードバック信号を提供するように、アナログ信号を処理することとを含む。

別の実施形態に従って、シグマデルタ二乗差ＲＭＳ−ＤＣコンバータが、結果のアナログ信号を提供することによってアナログ入力信号、及び第１のアナログフィードバック信号に応答するアナログ信号乗算及び組み合わせ回路要素であって、結果のアナログ信号がアナログ入力信号の二乗と第１のアナログフィードバック信号の二乗との間の差に対応する少なくとも１つの信号成分を含む、アナログ信号乗算及び組み合わせ回路要素と、アナログ信号乗算及び組み合わせ回路要素に結合され、フィードフォワード信号を提供することによって結果のアナログ信号及び少なくとも第２のアナログフィードバック信号に応答するアナログ信号フィルタ及び組み合わせ回路要素と、アナログ信号フィルタ及び組み合わせ回路要素に結合され、関連するデジタル出力信号を提供することによってフィードフォワード信号に応答するアナログデジタル変換（ＡＤＣ）回路要素と、デジタルアナログ変換（ＤＡＣ）回路要素を含むフィードバック回路要素であって、ＡＤＣ回路要素、アナログ信号乗算及び組み合わせ回路要素、及びアナログ信号組み合わせ回路要素の間に結合され、第１のアナログフィードバック信号及び少なくとも第２のアナログフィードバック信号を提供することによってデジタル出力信号に応答するフィードバック回路要素とを含む。

別の実施形態に従って、シグマデルタ二乗差ＲＭＳ−ＤＣコンバータが、結果のアナログ信号を提供するように、アナログ入力信号と第１のアナログフィードバック信号とを乗算及び組み合わせるためのアナログ信号乗算器及び組み合わせ器手段であって、結果のアナログ信号がアナログ入力信号の二乗と第１のアナログフィードバック信号の二乗との差に対応する少なくとも１つの信号成分を含む、アナログ信号乗算器及び組み合わせ器手段と、フィードフォワード信号を提供するように、結果のアナログ信号及び少なくとも第２のアナログフィードバック信号をフィルタリング及び組み合わせを行なうためのアナログ信号フィルタ及び組み合わせ器手段と、フィードフォワード信号を関連するデジタル出力信号に変換するためのアナログデジタルコンバータ（ＡＤＣ）手段と、デジタル出力信号を第１のアナログフィードバック信号及び少なくとも第２のアナログフィードバック信号に変換するための、デジタルアナログコンバータ（ＤＡＣ）手段を含むフィードバック手段とを含む。

別の実施形態に従って、シグマデルタ二乗差ＲＭＳ−ＤＣ変換を実行するための方法が、結果のアナログ信号を提供するように、アナログ入力信号及び第１のアナログフィードバック信号を乗算及び組み合わせることであって、結果のアナログ信号が、アナログ入力信号の二乗と第１のアナログフィードバック信号の二乗との差に対応する少なくとも１つの信号成分を含むことと、フィードフォワード信号を提供するように、結果のアナログ信号及び少なくとも第２のアナログフィードバック信号をフィルタリングすること及び組み合わせることと、フィードフォワード信号を関連するデジタル出力信号に変換することと、デジタル出力信号を第１のアナログフィードバック信号及び少なくとも第２のアナログフィードバック信号に変換することとを含む。

デジタルＲＦ電力検出器の典型的なアプリケーション図を示す。

２つの二乗化回路を用いるΣΔ二乗差ＲＭＳ−ＤＣコンバータを示す。

フォワードパス乗算器に基づくΣΔ二乗差ＲＭＳ−ＤＣコンバータを示す。

２つの二乗化回路及びフィードバックパスのフィルタを用いるΣΔ二乗差ＲＭＳ−ＤＣコンバータを示す。

フォワードパス乗算器及びフィードバックパスのフィルタに基づくΣΔ二乗差ＲＭＳ−ＤＣコンバータを示す。

フィードバックパスにＮ次ＬＰＦを備えるΣΔ二乗差ＲＭＳ−ＤＣコンバータの小信号線形モデルを示す。

フィードバックパスにＮ次極−零点フィルタを備えるΣΔ二乗差ＲＭＳ−ＤＣコンバータの小信号線形モデルを示す。

図７Ａ／図７Ｂに示されるアーキテクチャのΣΔ二乗差ＲＭＳ−ＤＣコンバータの小信号線形モデルを示す。

追加の定数フィードバックパスを備え、２つの二乗化回路を用いるΣΔ二乗差ＲＭＳ−ＤＣコンバータを示す。

追加の定数フィードバックパスを備え、フォワードパス乗算器に基づくΣΔ二乗差ＲＭＳ−ＤＣコンバータを示す。

１次ＬＰＦ、Ｋ_ｃ＝Ｋ_ｙ／５０＝β_ｙ ^２Ｋ_ｍ／５０及びＰ_ｉｎ＝０ｄＢｍ又は−３０ｄＢｍの場合の、図７Ａ／図７Ｂに示されるΣΔ ＲＭＳ−ＤＣコンバータアーキテクチャのシミュレートされた出力スペクトルを示す。

１次ＬＰＦ及びＫ_ｃ＝Ｋ_ｙ／５０＝β_ｙ ^２Ｋ_ｍ／５０の場合の、図７Ａ／図７Ｂに示されるΣΔ ＲＭＳ−ＤＣコンバータアーキテクチャのシミュレートされた伝達曲線及びローコンフォーマンス誤差を示す。

ローパス及びハイパスフィルタリングされたフィードバックパスを備え、２つの二乗化回路を用いるΣΔ二乗差ＲＭＳ−ＤＣコンバータを示す。

ローパス及びハイパスフィルタリングされたフィードバックパスを備え、フォワードパス乗算器に基づくΣΔ二乗差ＲＭＳ−ＤＣコンバータを示す。

１次ＬＰＦ／ＨＰＦ（ｆ_ｃＨＰＦ＝ｆ_ｃＬＰＦ）及びＫ_ｑ＝Ｋ_ｙ／５０＝β_ｙ ^２Ｋ_ｍ／５０の場合の、図１０Ａ／図１０Ｂに示されるΣΔ ＲＭＳ−ＤＣコンバータアーキテクチャのシミュレートされた伝達曲線及びローコンフォーマンス誤差を示す。

１次ＬＰＦ／ＨＰＦ（ｆ_ｃＨＰＦ＝５ｆ_ｃＬＰＦ）及びＫ_ｑ＝Ｋ_ｙ／５０＝β_ｙ ^２Ｋ_ｍ／５０の場合の、図１０Ａ／図１０Ｂに示されるΣΔ ＲＭＳ−ＤＣコンバータアーキテクチャのシミュレートされた伝達曲線及びローコンフォーマンス誤差を示す。

１次ＬＰＦ及びＨＰＦ（ｆ_ｃＨＰＦ＝ｆ_ｃＬＰＦ）を備える、図１０Ａ／図１０Ｂに示されるアーキテクチャのΣΔ二乗差ＲＭＳ−ＤＣコンバータの小信号線形モデルを示す。

１次ＬＰＦ／ＨＰＦ（ｆ_ｃＨＰＦ＝ｆ_ｃＬＰＦ）、Ｋ_ｑ＝Ｋ_ｙ／５０＝β_ｙ ^２Ｋ_ｍ／５０、及びＰ_ｉｎ＝０ｄＢｍ又は−３０ｄＢｍの場合の、図１０Ａ／図１０Ｂに示されるΣΔ ＲＭＳ−ＤＣコンバータアーキテクチャのシミュレートされた出力スペクトルを示す。

Ｎ次ＬＰＦ及びＨＰＦ（ｆ_ｃＨＰＦ＝ｆ_ｃＬＰＦ）を備える、図１０Ａ／図１０Ｂに示されるアーキテクチャのΣΔ二乗差ＲＭＳ−ＤＣコンバータの小信号線形モデルを示す。

Ｎ次ＬＰＦ及びＨＰＦ（ｆ_ｃＨＰＦ＝ｆ_ｃＬＰＦ）を備える、図１０Ａ／図１０Ｂに示されるアーキテクチャのΣΔ二乗差ＲＭＳ−ＤＣコンバータの小信号線形モデルを示す。

図２１Ａ／図２１Ｂに示されるアーキテクチャのΣΔ二乗差ＲＭＳ−ＤＣコンバータの小信号線形モデルを示す。

１次ＬＰＦ、Ｋ_Ｌ＝１６Ｋ_ｙ＝１６β_ｙ ^２／Ｋ_ｍ、及びＰ_ｉｎ＝０ｄＢｍ又は−３０ｄＢｍの場合の、図２１Ａ／図２１Ｂに示されるΣΔ ＲＭＳ−ＤＣコンバータアーキテクチャのシミュレートされた出力スペクトルを示す。

１次ＬＰＦ、Ｋ_Ｌ＝４Ｋ_ｙ＝４β_ｙ ^２／Ｋ_ｍ、及びＰ_ｉｎ＝０ｄＢｍ又は−３０ｄＢｍの場合の、図２１Ａ／図２１Ｂに示されるΣΔ ＲＭＳ−ＤＣコンバータアーキテクチャのシミュレートされた出力スペクトルを示す。

１次ＬＰＦ、Ｋ_Ｌ＝Ｋ_ｙ＝４β_ｙ ^２／Ｋ_ｍ 及びＰ_ｉｎ＝０ｄＢｍ又は−３０ｄＢｍの場合の、図２１Ａ／図２１Ｂに示されるΣΔ ＲＭＳ−ＤＣコンバータアーキテクチャのシミュレートされた出力スペクトルを示す。

ローパスフィルタリングされたフィードバックパスを備え、２つの二乗化回路を用いるΣΔ二乗差ＲＭＳ−ＤＣコンバータを示す。

ローパスフィルタリングされたフィードバックパスを備え、フォワードパス乗算器に基づくΣΔ二乗差ＲＭＳ−ＤＣコンバータを示す。

1次ＬＰＦ及びＫ_Ｌ＝４Ｋ_ｙ又は１６Ｋ_ｙの場合の、図２１Ａ／図２１Ｂに示されるΣΔ ＲＭＳ−ＤＣコンバータアーキテクチャのシミュレートされた伝達曲線及びローコンフォーマンス誤差を示す。

Ｋ_Ｌ＝４Ｋ_ｙ及びＡ＝１００ｄＢ、８０ｄＢ、又は６０ｄＢの場合の、図２１Ａ／図２１Ｂに示されるΣΔ ＲＭＳ−ＤＣコンバータアーキテクチャのシミュレートされた伝達曲線及びローコンフォーマンス誤差を示す。

多数のローパスフィルタリングされたフィードバックパスを備えるΣΔ二乗差ＲＭＳ−ＤＣコンバータの小信号線形モデルを示す。

多数のローパスフィルタリングされたフィードバックパスを備え、２つの二乗化回路を用いるΣΔ二乗差ＲＭＳ−ＤＣコンバータを示す。

多数のローパスフィルタリングされたフィードバックパスを備え、フォワードパス乗算器に基づくΣΔ二乗差ＲＭＳ−ＤＣコンバータを示す。

２つの積分器（フィードフォワード補償）、及びローパス及びハイパスフィルタリングされたフィードバックパスを備え、２つの二乗化回路を用いるΣΔ二乗差ＲＭＳ−ＤＣコンバータを示す。

２つの積分器（フィードフォワード補償）、及び、ローパス及びハイパスフィルタリングされたフィードバックパスを備え、フォワードパス乗算器に基づくΣΔ二乗差ＲＭＳ−ＤＣコンバータを示す。

Ｌ個の積分器（フィードフォワード補償）及びＮ次フィードバックＬＰＦ／ＨＰＦを備えるΣΔ二乗差ＲＭＳ−ＤＣコンバータの小信号線形モデルを示す。

２つの積分器（フィードフォワード補償）及びローパスフィルタリングされたフィードバックパスを備え、２つの二乗化回路を用いるΣΔ二乗差ＲＭＳ−ＤＣコンバータを示す。

２つの積分器（フィードフォワード補償）、及びローパスフィルタリングされたフィードバックパスを備え、フォワードパス乗算器に基づくΣΔ二乗差ＲＭＳ−ＤＣコンバータを示す。

Ｌ個の積分器（フィードフォワード補償）、及びＮ次フィードバックＬＰＦを備えるΣΔ二乗差ＲＭＳ−ＤＣコンバータの小信号線形モデルを示す。

Ｌ個の積分器（フィードバック補償）を備え、２つの二乗化回路を用いるΣΔ二乗差ＲＭＳ−ＤＣコンバータを示す。

Ｌ個の積分器（フィードバック補償）を備え、フォワードパス乗算器に基づくΣΔ二乗差ＲＭＳ−ＤＣコンバータを示す。

２つの積分器（フィードバック補償）及びローパス及びハイパスフィルタリングされたフィードバックパスを備え、２つの二乗化回路を用いるΣΔ二乗差ＲＭＳ−ＤＣコンバータを示す

２つの積分器（フィードバック補償）及びローパス及びハイパスフィルタリングされたフィードバックパスを備え、フォワードパス乗算器に基づくΣΔ二乗差ＲＭＳ−ＤＣコンバータを示す。

Ｌ個の積分器（フィードバック補償）及びＮ次フィードバックＬＰＦ／ＨＰＦを備えるΣΔ二乗差ＲＭＳ−ＤＣコンバータの小信号線形モデルを示す。

２つの積分器（フィードバック補償）及びローパスフィルタリングされたフィードバックパスを備え、２つの二乗化回路を用いるΣΔ二乗差ＲＭＳ−ＤＣコンバータを示す。

２つの積分器（フィードバック補償）及びローパスフィルタリングされたフィードバックパスを備え、フォワードパス乗算器に基づくΣΔ二乗差ＲＭＳ−ＤＣコンバータを示す。

Ｎ個の積分器（フィードバック補償）及びＮ次フィードバックＬＰＦを備えるΣΔ二乗差ＲＭＳ−ＤＣコンバータの小信号線形モデルを示す。

２つの積分器（フィードバック補償）及びローパスフィルタリングされたフィードバックパスを備え、２つの二乗化回路を用いるコンフィギュラブルΣΔ二乗差ＲＭＳ−ＤＣコンバータを示す。

２つの積分器（フィードフォワード補償）、及びローパス及びハイパスフィルタリングされたフィードバックパスを備え、フォワードパス乗算器に基づくコンフィギュラブルΣΔ二乗差ＲＭＳ−ＤＣコンバータを示す。

コンフィギュラブルΣΔ二乗差ＲＭＳ−ＤＣコンバータを示す。

図２１Ａ／図２１Ｂに示されるΣΔ二乗差ＲＭＳ−ＤＣコンバータアーキテクチャの可能性のある電子的実装を示す。

以下では、多数の処理された（例えば、フィルタリング、スケーリング、又はフィルタリング及びスケーリングされた）フィードバック信号を提供するための多数のフィードバックパスを備える例示のΣΔ二乗差ＲＭＳ−ＤＣコンバータの幾つかのアーキテクチャを説明する。余分にフィードバックパスを追加することによって安定なΣΔ ＲＭＳ−デジタルコンバータの設計が可能になる。このΣΔ ＲＭＳ−デジタルコンバータでは、非線形の二乗化演算を供給する主フィードバックパスは、システムサンプリング周波数（ｆｓ）をはるかに上回る周波数のために−２０×ＮｄＢ／ｄｅｃのロールオフ減衰を備えるＮ次ＬＰＦを含む。以下では、ローパスフィルタリングされ、定数利得のフィードバックパスを備えるΣΔ ＲＭＳ−ＤＣコンバータを説明する。また以下では、ローパス及びハイパスフィルタリングされたフィードバックパスを備えるΣΔ ＲＭＳ−ＤＣコンバータを説明する。また以下では、多数のローパスフィルタリングされたフィードバックパスを備えるΣΔ ＲＭＳ−ＤＣコンバータを説明する。また以下では、これらの技術が、追加のそれぞれフィードフォワード及びフィードバックパスによって安定化される多数の積分器とどのように組み合わせられるのかを説明する。また以下では、上述の全てのアーキテクチャに適用されるコンフィギュラビリティの概念を説明する。

図５のように高周波量子化誤差減衰を妥協することなく、図４に示されるΣΔ ＲＭＳ−ＤＣコンバータアーキテクチャを安定化させる最も簡単な方法は、例えば定数利得Ｋ_ｃを備える増幅器によって提供される信号スケーリングを備える第２のフィードバックパスを追加することである。この状況は図６に示され、汎用Ｎ次ＬＰＦが、非線形二乗化演算に接続されたフィードバックパスと直列にされている（線形化ＡＣ利得ｋによって表される）。

図６に基づいて、信号依存フィードバックループフィルタＬ_１は次のように表され得る。
結果の伝達関数は、Ｎ＋１個の極及びＮ個の零点を含み、入力電力レベルの或る範囲で条件付き安定であるように設計され得る（ｋ∝ｘ_ＲＭＳ）。次のように、フィルタ次数のＮが大きくなると、高い入力電力レベル（ｋ→∝）について、安定なループフィルタを設計するのがより難しくなる（ｋ→∞）
次のように、非常に小さい入力電力レベル（ｋ→０）の場合、Ｌ_１は常に安定な１次ループフィルタになる。
図７Ａ及び図７Ｂは、図６の線形化閉ループシステムに基づくΣΔ二乗差ＲＭＳ−ＤＣコンバータの主な可能性のある実装を示す。２つの分離されたフィードバックＤＡＣが用いられ、且つ／又はＬＰＦがデジタルドメインに実装される場合に、同等の実装が達成され得る。上述の計算においてＮ次２項式として示されるＮ次ＬＰＦ伝達関数は、係数（例えば、バターワース、チェビシェフ等）の任意の異なるセットを備えて、実装され得る。

フィードバックパスに１次ＬＰＦが用いられ、Ｖ_ｒｅｆ（ＡＤＣ／ＤＡＣ基準電圧）が１．６Ｖに設定される場合の、図７Ａ／図７Ｂに示されるΣΔ ＲＭＳ−ＤＣコンバータアーキテクチャのシミュレートされた出力スペクトルが図８に示される。Ｐ_ｉｎ＝０ｄＢｍの場合、変調器出力は安定であり、量子化ノイズは、式（７）によって予測されるように、２次ロールオフ（４０ｄＢ／ｄｅｃ）を示す。Ｐ_ｉｎ＝３０ｄＢｍの場合、量子化ノイズは式（９）に示されるように１次ロールオフ（２０ｄＢ／ｄｅｃ）を示す。

ｙ（ｔ）、ｘ（ｔ）、及びｕ（ｔ）の間の関係に基づいて、図７Ａ及び図７Ｂに示されるΣΔ二乗差ＲＭＳ−ＤＣコンバータの大信号静的伝達は次のように計算され得る。
ここで、Ａは実際の積分器ＤＣ利得であり、ｑ_１ｐ（ｔ）＝ｙ_１ｐ（ｔ）−ｙ_ＤＣはローパスフィルタリングされた量子化ノイズ誤差であり、式（１０Ａ）は図７Ａに基づいて得られたものであり、式（１０Ｂ）は図７Ｂに基づいて得られたものである。Ａが無限に近づくと、式（１０Ａ）及び式（１０Ｂ）は次のようになる。

図７Ａ及び図７Ｂに示されるΣΔ ＲＭＳ−ＤＣコンバータの定常状態ＤＣ解は２つの主な特徴を示す。第１は、二乗された量子化誤差のＲＭＳレベルがフィードバックＬＰＦによって低減される
ことである。第２は、コンバータのＤＣ伝達特性に、Ｋ_ｃに比例する望ましくないシステム誤差が追加されることである。フィードバックパスに１次ＬＰＦが用いられ、Ｋ_ｃ＝Ｋ_ｙ／５０＝β_ｙ ^２Ｋ_ｍ／５０のときの、これらのΣΔ ＲＭＳ−ＤＣコンバータアーキテクチャのシミュレートされた伝達曲線及びローコンフォーマンス誤差が図９に示される。

図７Ａ及び図７Ｂに示されるΣΔ ＲＭＳ−ＤＣコンバータアーキテクチャの主な欠点は、コンバータの出力に、Ｋ_ｃに比例するシステム誤差が存在することである。追加のフィードバックパスにハイパスフィルタ（ＨＰＦ）を直列に配することでこの問題は解決され得る。図１０Ａ及び図１０Ｂはこのコンセプトに基づく主な可能性のある実装を示す。２つの分離されたフィードバックＤＡＣが用いられ、且つ／又はＬＰＦ及びＨＰＦがデジタルドメインに実装される場合、同等の実装が達成され得る。

ｙ（ｔ）、ｘ（ｔ）、及びｕ（ｔ）の間の関係に基づいて、図１０Ａ及び図１０Ｂに示されるΣΔ二乗差ＲＭＳ−ＤＣコンバータの大信号静的伝達は次のように計算され得る（Ａ→∞）。
ここで、ｑ_１ｐ（ｔ）＝ｙ_１ｐ（ｔ）−ｙ_ＤＣはローパスフィルタリングされた量子化ノイズ誤差であり、式（１２Ａ）は図１０Ａに基づいて得られたものであり、式（１２Ｂ）は図１０Ｂに基づいて得られたものである。ここでも、二乗された量子化誤差のＲＭＳレベルがフィードバックＬＰＦによって低減される。しかしながら、このケースでは、追加のフィードバックパスがＤＣ信号のために「開」であると考えられ得るため、コンバータのＤＣ伝達特性に、定数利得Ｋｑに比例するシステム誤差が追加されない。１次ＬＰＦ／ＨＰＦがフィードバックパスに用いられ、Ｋ_ｑ＝Ｋ_ｙ／５０＝β_ｙ ^２Ｋｍ／５０の場合の、これらのΣΔ ＲＭＳ−ＤＣコンバータアーキテクチャのシミュレートされた伝達曲線及びローコンフォーマンス誤差が図１１に示される。このシミュレーションでは、両方のフィードバックＬＰＦ及びＨＰＦが同じカットオフ周波数を有する（ｆ_ｃＨＰＦ＝ｆ_ｃＬＰＦ）。図９と比較すると、フィードバックＨＰＦの追加によって、ローコンフォーマンス誤差がいかに低減するのかがわかる。

また、図１１は単一のフィードバックパスに１次極―零点フィルタが用いられるとき（図５）の、図３Ａ／図３Ｂに示されたアーキテクチャのローコンフォーマンス誤差（破線の曲線、右プロット図）を示す。追加の量子化ノイズフィルタ
によって、入力関連ＤＲは、著しく拡大される。しかしながら、低電力レベル及び低Ｖ_ｒｅｆ値では残留システム誤差によってこの改善が制限される。この残留システム誤差は式（１２Ａ）及び式（１２Ｂ）では予測されないが、ＨＰＦカットオフ周波数（ｆ_ｃＨＰＦ）の増加によって低減され得る。高周波数フィードバックパスを通過する低周波数減衰が増加されると、この残留ＤＣ誤差が低減される。図１２は、ｆ_ｃＨＰＦ＝５ｆ_ｃＬＰＦの場合の、シミュレートされた伝達曲線及びローコンフォーマンス誤差を示す。Ｖ_ｒｅｆ＝０．１Ｖの場合、出力ＤＲは、残留システム誤差が低減されているため、図１２では（図１１に比較して）大きくなる。

１次フィードバックＬＰＦ及びＨＰＦ（ｆ_ｃＨＰＦ＝ｆ_ｃＬＰＦ）の場合の、このΣΔ ＲＭＳ−ＤＣコンバータアーキテクチャの小信号ＡＣモデルが図１３に示される。

図１３に基づいて、信号依存フィードバックループフィルタＬ_１（ｓ）は次のように表され得る。

結果の伝達関数は、２つの極及び１つの零点を含み、入力電力レベルの或る範囲で条件付き安定であるように設計され得る（ｋ∝ｘ_ＲＭＳ）。二乗化非線形小信号利得ｋが定数利得Ｋｑに等しいときは、Ｌ_１（ｓ）、次のように、安定な１次ループフィルタになる。

入力電力レベルが非常に高いとき（ｋ→∞）、Ｌ_１（ｓ）は、次のように、不安定な２次ループフィルタになる。

入力電力レベルが非常に小さい場合（ｋ→０）は、Ｌ_１（ｓ）は、次のように、有限ＤＣ利得を備える、安定な１次ループフィルタである。

フィードバックパスに１次ＬＰＦ／ＨＰＦが用いられる場合（図１３）の、図１０Ａ／１０Ｂに示されたΣΔ ＲＭＳ−ＤＣコンバータアーキテクチャのシミュレートされた出力スペクトルが図１４に示される。Ｐ_ｉｎ＝０Ｂｍの場合、変調器出力が安定で、量子化ノイズは、式（１３）によって予測されるように、２次ロールオフ（４０ｄＢ／ｄｅｃ）を示す。Ｐ_ｉｎ＝−３０ｄＢｍの場合は、量子化ノイズは、式（１６）によって予測されるように、１次ロールオフ（２０ｄＢ／ｄｅｃ）を示す。

図１０Ａ／１０Ｂに示されるΣΔ ＲＭＳ−ＤＣコンバータアーキテクチャは、フィードバックフィルタの次数に関して汎用化され得る。Ｎ次ＬＰＦ及びＨＰＦ（ｆ_ｃＨＰＦ＝ｆ_ｃＬＰＦ）の場合の、この例の小信号ＡＣモデルが図１５に示される。

図１５に基づいて、信号依存フィードバックループフィルタＬ_１（ｓ）は次のように表され得る。

しかしながら、この例（図１５）では、ｋ→Ｋ_ｑのとき、Ｌ_１（ｓ）は１次ループフィルタに収束しないので、実用に充分に大きなＤＲを備える条件付き安定な（Ｎ＋１）次ΣΔ ＲＭＳ−ＤＣコンバータを設計するのは、より困難である。ｋ＝Ｋ_ｑのときにＬ_１（ｓ）が１次ループフィルタである代替アプローチが図１６に示される。

図１６に基づいて、信号依存フィードバックループフィルタＬ_１（ｓ）も、次のように表され得る。

入力電力レベルが非常に高いとき（ｋ→∞）、次のように、Ｌ_１（ｓ）は不安定な（Ｎ＋ｌ）次ループフィルタになる。

二乗化非線形小信号利得ｋが定数利得Ｋ_ｑに等しいとき、次のように、Ｌ_１（ｓ）は式（１４）にあるように常時安定な１次ループフィルタである。

入力電力レベルが非常に小さい場合（ｋ→０）、次のように、Ｌ_１（ｓ）は、フィードバックフィルタ時間定数τｐが充分大きいとき１次ループフィルタに近づく。

結果のループフィルタ伝達関数Ｌ_１（ｓ）は、ｋ≦Ｋｑのとき、１次ループフィルタに収束する。その結果、閉ループシステムは、入力電力レベルの或る範囲で条件付き安定であるように設計され得る（ｋ∝ｘ_ＲＭＳ）。上述の計算においてＮ次２項式として示されるＬＰＦ／ＨＰＦ伝達関数は、係数（例えば、バターワース、チェビシェフ等）の任意の異なるセットを備えて実装され得る。残留システム誤差を低減するために、ＬＰＦ及びＨＰＦは、閉ループ挙動の安定性を犠牲にして異なるカットオフ周波数（ｆ_ｃＨＰＦ≠ｆ_ｃＬＰＦ）を有し得る。

大きな入力関連ＤＲを達成するために、図１０Ａ及び図１０Ｂに示されるΣΔ ＲＭＳ−ＤＣコンバータアーキテクチャはＬＰＦ及びＨＰＦを必要とする。追加のフィードバックパスがループフィルタ積分器の後に接続される場合、単一のＬＰＦで同様の結果が得られる。この状況を示す、１次ＬＰＦの場合の、小信号ＡＣモデルが図１７に示される。

図１７の小信号モデルは、図１３（ｆ_ｃＨＰＦ＝ｆ_ｃＬＰＦ）の小信号モデルから容易に得られ得る。図１７に基づいて、信号依存フィードバックループフィルタＬ_１（ｓ）は次のように表され得る。
ここで、Ｋ_Ｌ＝Ｋ_ｑω_１τ_ｐである。結果の伝達関数は、２つの極及び１つの零点を含み、入力電力レベルの或る範囲で条件付き安定であるように設計され得る（ｋ∝ｘ_ＲＭＳ）。入力電力レベルが非常に高いとき（ｋ→∞）、次のように、Ｌ_１（ｓ）は不安定な２次ループフィルタになる。

二乗化非線形小信号利得ｋがＫ_１／（ω_１τ_ｐ）に等しいとき、次のように、Ｌ_１（ｓ）は安定な１次ループフィルタである。

入力電力レベルが非常に小さい場合（ｋ→０）、次のように、有限ＤＣ利得を備えるＬ_１（ｓ）は安定な１次ループフィルタになる。

１次ＬＰＦがフィードバックパスに用いられる場合の、図１７に（及び図２１Ａ／図２１Ｂにも）示されるΣΔ ＲＭＳ−ＤＣコンバータアーキテクチャのシミュレートされた出力スペクトルが図１８、図１９、及び図２０に示される。図１８に示されるシミュレーションの結果では、Ｋ_Ｌ＝１６Ｋ_ｙであり、Ｌ_１（ｓ）は、式（２４）及び式（２５）によって予測されるように入力電力レベルの全範囲で１次ループフィルタ（２０ｄＢ／ｄｅｃロールオフ）である。しかしながら、Ｐ_ｉｎ＝０ｄＢｍのプロット図でわかるように、測定されたＲＭＳ電圧（ＤＣレベル）は−１０ｄＢを下回り、その結果、ローコンフォーマンス誤差が非常に大きくなる（図２２も参照のこと）。

図１９は、Ｋ_Ｌ＝４Ｋ_ｙで得られるシミュレーション結果を示す。Ｐ_ｉｎ＝０ｄＢｍの場合、変調器出力が安定であり、量子化ノイズは式（２２）によって予測されるように、２次ロールオフ（４０ｄＢ／ｄｅｃ）を示す。このケースでは、出力ＤＣレベルは０ｄＢであり、その結果、ローコンフォーマンス誤差は非常に小さい（図２２も参照）。Ｐ_ｉｎ＝−３０ｄＢｍの場合、量子化ノイズは、式（２５）によって予測されるように、１次ロールオフ（２０ｄＢ／ｄｅｃ）を示す。

図２０に示されるシミュレーション結果の場合、Ｋ_Ｌ＝Ｋ_ｙであり、Ｌ_１（ｓ）は、式（２２）及び式（２３）によって予測されるように、入力電力レベルの全範囲で２次ループフィルタ（４０ｄＢ／ｄｅｃロールオフ）である。しかしながら、Ｐ_ｉｎ＝０ｄＢｍのプロット図でわかるように、ΣΔ ＲＭＳ−ＤＣコンバータは不安定な挙動に近づく。

図１７及び図２１Ａ／図２１Ｂの定数フィードバックパスの利得係数であるパラメータＫ_Ｌは、ＤＣの正確性と安定性との間のトレードオフを制御する。Ｋ_Ｌ＞＞Ｋ_ｙの場合、閉ループシステムは非常に安定であるが、ローコンフォーマンス誤差は高入力電力レベルでは悪化する。Ｋ_Ｌ→Ｋ_ｙの場合、閉ループシステムは不安定に近づくが、ローコンフォーマンス誤差は高入力電力レベルでは非常に小さくなる。

図２１Ａ及び図２１Ｂは、図１７の線形化閉ループシステムに基づくΣΔ二乗差ＲＭＳ−ＤＣコンバータの主な可能性のある実装を示す。フィードバックＤＡＣ／ＬＰＦの２つの分離されたセットが用いられ、且つ／又はＬＰＦがデジタルドメインに実装される場合に、同等の実装が達成され得る。

ｙ（ｔ）、ｘ（ｔ）、及びｕ（ｔ）の間の関係に基づいて、図２１Ａ及び図２１Ｂに示されるΣΔ二乗差ＲＭＳ−ＤＣコンバータの大信号静的伝達は次のように計算され得る。
ここで、Ａは実際の積分器ＤＣ利得、ｑ_１ｐ（ｔ）＝ｙ_１ｐ（ｔ）−ｙ_ＤＣは、ローパスフィルタリングされた量子化ノイズ誤差であり、式（２６Ａ）は図２１Ａに基づいて得られたものであり、式（２６Ｂ）は図２１Ｂに基づいて得られたものである。また、二乗された量子化誤差のＲＭＳレベルは、フィードバックＬＰＦによって低減される。しかしながら、このケースでは、追加的なフィードバックパスがＤＣ信号のための「短絡」と考えられ得るため、比Ｋ_Ｌ／ＡＫ_ｙ＝Ｋ_Ｌ／ＡＫ_ｍβ_ｙ ^２に比例するシステム誤差がコンバータのＤＣ伝達特性に追加される。Ｋ_Ｌ／Ｋ_ｙ＝４及びＫ_Ｌ／Ｋ_ｙ＝１６の場合の、このΣΔ ＲＭＳ−ＤＣコンバータアーキテクチャのシミュレートされた伝達曲線及びローコンフォーマンス誤差が図２２に示される。第１のケースでは、出力ＤＲは、図９に比べて著しく拡大されている。しかしながら、第２のケースでは、低電力レベル及び低Ｖ_ｒｅｆ値で、Ｋ_Ｌ／Ｋ_ｙに比例するシステム誤差によってこの改善は低減される。Ｋ_Ｌ／Ｋ_ｙ＝１６の場合、検出可能な最大入力電力は同様に低減される。

図１８、図１９、図２０、及び図２２に提示された全てシミュレーション結果は、理想的な積分器モデル（Ａ＝∞）を用いて得られた。しかしながら、式（２６Ａ）及び式（２６Ｂ）の残留ＤＣ誤差は積分器の実際の有限ＤＣ利得Ａに反比例する。図２３は、Ｋ_Ｌ／Ｋ_ｙ＝４及びＡ＝１００ｄＢ、８０ｄＢ、又は６０ｄＢの場合の、シミュレートされた伝達曲線及びローコンフォーマンス誤差を示す。

式（２６Ａ）及び式（２６Ｂ）によって予測されるように、出力ＤＲはＡ→∞の場合に最大になる。Ａが低い値である場合は、量子化誤差平均二乗値でないシステムＤＣ成分が、ローコンフォーマンス誤差プロット図における主な誤差源である。

多数のフィードバックパス、及び二乗化非線形に接続される低周波数パスにＮ次のローパスフィルタを有するために図１７、図２１Ａ、及び図２１Ｂに示されるΣΔ ＲＭＳ−ＤＣコンバータアーキテクチャは汎用化され得る。この状況を示す小信号ＡＣモデルが図２４に示される。

係数Ｋ_ＬｉがＫ_ｑω_１τ_ｐに等しいとき、図２４のアーキテクチャのフィードバックループフィルタ伝達関数Ｌ_１（ｓ）は、図１６のアーキテクチャで得られるのと同じである。このケースでは、結果のループフィルタ伝達関数Ｌ_１（ｓ）は、ｋ≦Ｋ_Ｌｉ／ω_１τ_ｐが充分大きいとき、１次ループフィルタに収束するため、多数のローパスフィルタリングされたフィードバックパスを備えるアーキテクチャでは式（１８）〜式（２１）は等しく有効である。その結果、閉ループシステムは、入力電力レベルの或る範囲で条件付き安定であるように設計され得る（ｋ∝ｘ_ＲＭＳ）。

図２５Ａ及び図２５Ｂは、図２４の線形化閉ループシステムに基づくΣΔ二乗差ＲＭＳ−ＤＣコンバータの主な可能性のある実装を示す。フィードバックＤＡＣ／ＬＰＦの多数の分離されたセットが用いられ、且つ／又はＬＰＦがデジタルドメインに実装される場合、同等の実装が達成され得る。

ｙ（ｔ）、ｘ（ｔ）、及びｕ（ｔ）の間の関係に基づいて、図２５Ａ／図２５ＢのΣΔ二乗差ＲＭＳ−ＤＣコンバータの大信号静的伝達は次のように計算され得る。
ここで、Ａは実際の積分器ＤＣ利得であり、Ｋ_Ｌ＝Ｋ_ｑω_１τ_ｐであり、ｑ_ｌｐＮ（ｔ）＝ｙ_ｌｐＮ（ｔ）−Ｙ_ＤＣはＮ次ローパスフィルタリングされた量子化ノイズ誤差であり、式（２７Ａ）は図２５Ａに基づいて得られたものであり、式（２７Ｂ）は図２５Ｂに基づいて得られたものである。汎用化されたアーキテクチャのために求められるＤＣ解は、単一の１次ＬＰＦが用いられる（図２１Ａ／図２１Ｂ）場合に非常に似ているが、２つの大きな違いがある。第１は、量子化誤差平均二乗値は、Ｎ次ＬＰＦによって減衰されることである。第２は、比ＮＫ_Ｌ／ＡＫ_ｙ＝ＮＫ_Ｌ／ＡＫ_ｍβ_ｙ ^２に比例する残留システム誤差が、コンバータのＤＣ伝達特性に追加されることである。従って、量子化誤差平均二乗値の低減と、残留システム誤差の増加との間にはトレードオフが存在する。

上述の全てのアーキテクチャは多数の積分器を備えて実装され得る。しかしながらこの場合、ΣΔ ＲＭＳ−ＤＣコンバータのフォワードパスも、高周波数零点を備えて安定化される必要がある。本明細書では、多数のフォワードパスを備えて周波数補償が実装される幾つかのアーキテクチャが説明される。

フィードフォワード補償されたループフィルタは、ローパス及びハイパスフィルタリングされたフィードバックパスと、又はローパスフィルタリングされ、且つ、定数利得のフィードバックパスと組み合わされ得る。図２６Ａ及び図２６Ｂは、このコンセプトに基づく主な可能性のある実装を示す。２つより多い積分器が用いられ、ハイパスフィルタリングされたフィードバックパスが定数利得（Ｋ_ｃ）パスに置き換えられ、２つの分離されたフィードバックＤＡＣが用いられ、且つ／又はデジタルドメインにＬＰＦ及びＨＰＦが実装される場合、同等の実装が達成され得る。

ｙ（ｔ）、ｘ（ｔ）、及びｕ（ｔ）の間の関係に基づいて、図２６Ａ／２６ＢのΣΔ二乗差ＲＭＳ−ＤＣコンバータの大信号静的伝達は、次のように計算され得る。
ここで、Ａ_ＦＦはフィードフォワードパスを備えて安定化された積分器の組み合わされたＤＣ利得であり、Ａ_１は第１の積分器の実際のＤＣ利得であり、Ａ_２は第２の積分器の実際のＤＣ利得であり、ａ_ｉはフィードフォワード係数であり、ｑ_１ｐ（ｔ）＝ｙ_１ｐ（ｔ）−Ｙ_ＤＣはローパスフィルタリングされた量子化ノイズ誤差であり、式（２８Ａ）は図２６Ａに基づいて得られたものであり、式（２８Ｂ）は図２６Ｂに基づいて得られたものである。フィードフォワードパスに多数の積分器を用いることの主な利点は、式（２８Ａ）／式（２８Ｂ）のシステム成分の減衰を増加することである。

図２７は、図２６Ａ／図２６Ｂに示されたアーキテクチャの汎用化されたＡＣ小信号モデルを示す。Ｌ個の積分器及びＮ次フィードバックＬＰＦ／ＨＰＦを備えるこの閉ループシステムは、（Ｌ＋Ｎ）次ノイズシェーピングを特徴とする。

図２７に基づいて、信号依存フィードバックループフィルタＬ_１（ｓ）も、次のように表され得る。

結果のループフィルタ伝達関数Ｌ_１（ｓ）は、ｋ≦Ｋ_ｑのとき、Ｌ次安定ループフィルタに収束する。その結果、閉ループシステムは、入力電力レベルの或る範囲で条件付き安定であるように設計され得る（ｋ∝ｘ_ＲＭＳ）。図２７にＮ次２項式として示されるＬＰＦ／ＨＰＦ伝達関数は、係数（例えば、バターワース、チェビシェフ等）の任意の異なるセットを備え、且つ閉ループ挙動の安定性を犠牲にして異なるカットオフ周波数（ｆ_ｃＨＰＦ≠ｆ_ｃＬＰＦ）を備えて実装され得る。

フィードフォワード補償されたループフィルタは多数のローパスフィルタリングされたフィードバックパスと組み合わされ得る。図２８Ａ及び図２８Ｂはこのコンセプトに基づく主な可能性のある実装を示す。２つ以上の積分器が用いられ、２つ以上のＬＰＦが用いられ、多数のフィードバックＤＡＣが用いられ、且つ／又はデジタルドメインにＬＰＦが実装される場合、同等の実装が達成され得る。

ｙ（ｔ）、ｘ（ｔ）、及びｕ（ｔ）の間の関係に基づいて、図２８Ａ／図２８ＢのΣΔ二乗差ＲＭＳ−ＤＣコンバータの大信号静的伝達は、次のように計算され得る。
ここで、Ａ_ＦＦは、フィードフォワードパスを備えて安定化された積分器の組み合わされたＤＣ利得であり、Ａ_１は第１の積分器の実際のＤＣ利得であり、ｑ_１ｐ２（ｔ）＝ｙ_１ｐ２（ｔ）−ｙ_ＤＣはローパスフィルタリングされた量子化ノイズ誤差であり、式（３１Ａ）は図２８Ａに基づいて取得されたものであり、式（３１Ｂ）は図２８Ｂに基づいて取得されたものである。このアーキテクチャがフィードフォワードパスに多数の積分器を用い得るということに加え、Ｋ_Ｌ１十Ｋ_Ｌ２（．．．＋Ｋ_ＬＮ）に比例するシステム誤差成分は、第１の積分器の利得Ａ_１によって減衰されるだけである。

図２９は、図２８Ａ／図２８Ｂに示されるアーキテクチャための汎用化されたＡＣ小信号モデルを示す。Ｌ個の積分器及びＮ次フィードバックＬＰＦを備えるこの閉ループシステムは、（Ｌ＋Ｎ）次ノイズシェーピングを特徴とする。

係数Ｋ_Ｌｉが、Ｋ_ＬがＫ_ｑω_１τ_ｐに等しいとき、図２９のアーキテクチャのためのフィードバックループフィルタ伝達関数Ｌ_１（ｓ）は図２７のアーキテクチャを用いて得られるものと同じである。このケースでは、式（３０）は多数のローパスフィルタリングされたフィードバックパスを備えるアーキテクチャに関し、等しく有効であり、結果のループフィルタ伝達関数Ｌ_１（ｓ）は、ｋ≦Ｋ_Ｌ１／ω_１τ_ｐのとき、Ｌ次ループフィルタに収束する。その結果、閉ループシステムは、入力電力レベルの或る範囲で条件付き安定であるように設計され得る（ｋ∝ｘ_ＲＭＳ）。

上述の全てのアーキテクチャは、多数の積分器を備えて実装され得る。しかしながら、このケースでは、ΣΔ ＲＭＳ−ＤＣコンバータのフォワードパスも高周波数零点を備え安定化される必要がある。ここでは、多数のフィードバックパスを備えて周波数補償が実装される幾つかのアーキテクチャが説明される。基本のＬ次フィードバック補償されたΣΔ ＲＭＳ−ＤＣコンバータが図３０Ａ／図３０Ｂに示される。二乗化される量子化ノイズ電力を低減するために、ＬＰＦ又は極−零点フィルタは（図３Ａ／図３Ｂに示されるように）フィードバック二乗化非線形の前に配され得る。

ｙ（ｔ）、ｘ（ｔ）、及びｕ（ｔ）の間の関係に基づいて、図３０Ａ／図３０ＢのΣΔ二乗差ＲＭＳ−ＤＣコンバータの大信号静的伝達は、次のように計算され得る。
ここで、Ａ_ＦＢは全ての積分器のＤＣ利得の積であり、Ａ_ｉはｉ番目の積分器の実際のＤＣ利得であり、ｂ_ｉはフィードバック係数である。このアーキテクチャでは、各追加の積分器に対応するのは、必要とされるフィードバックパスに起因する残留システム誤差の成分である。第１の積分器（ｌ＞１）に起因するシステム誤差は次のように求められる。

フィードバック補償ループフィルタは、ローパス及びハイパスフィルタリングされたフィードバックパスと、又はローパスフィルタリングされた定数利得のフィードバックパスと組み合され得る。図３１Ａ及び図３１Ｂは、このコンセプトに基づく主な可能性のある実装を示す。２つ以上の積分器が用いられ、ハイパスフィルタリングされたフィードバックパスが定数利得（Ｋ_ｃ）パスに置き換えられ、２つの分離されたフィードバックＤＡＣが用いられ、且つ／又はＬＰＦ及びＨＰＦがデジタルドメインに実装される場合、同等の実装が達成され得る。

ｙ（ｔ）、ｘ（ｔ）、及びｕ（ｔ）に基づいて、図３１Ａ／図３１ＢのΣΔ二乗差ＲＭＳ−ＤＣコンバータの大信号静的伝達は、次のように計算され得る。
ここで、Ａ_ＦＢ＝Ａ_１Ａ_２は、フィードバックパスを備えて安定化された積分器の組み合わされたＤＣ利得であり、Ａ_１は第１の積分器の実際のＤＣ利得であり、Ａ_２は２番目の積分器の実際のＤＣ利得であり、ｂ_１及びＫ_ｑはフィードバック係数であり、ｑ_１ｐ（ｔ）＝Ｙ_ｌｐ（ｔ）−ｙ_ＤＣはローパスフィルタリングされた量子化ノイズ誤差であり、式（３５Ａ）は図３１Ａに基づいて得られたものであり、式（３５Ｂ）は図３１Ｂに基づいて得られたものである。

図３２は、図３１Ａ／図３１Ｂに示されるアーキテクチャのための汎用化されたＡＣ小信号モデルを示す。Ｌ個の積分器及びＮ次フィードバックＬＰＦ／ＨＰＦを備えるこの閉ループシステムは、（Ｌ＋Ｎ）次ノイズシェーピングを特徴とする。

図３２に基づいて、信号依存フィードバックループフィルタＬ_１（ｓ）も、次のように表され得る。

結果のフィルタ伝達関数Ｌ_１（ｓ）は、ｋ≦Ｋｑのとき、Ｌ次の安定なループフィルタに収束する。その結果、閉ループシステムは、入力電力レベルの或る範囲で条件付き安定であるように設計され得る（ｋ∝ｘ_ＲＭＳ）。図３２でＮ次の２項式として示されたＬＰＦ／ＨＰＦ伝達関数は、係数（例えば、バターワース、チェビシェフ等）の任意の異なるセットを備え、閉ループ挙動の安定性を犠牲にして異なるカットオフ周波数（ｆ_ｃＨＰＦ≠ｆ_ｃＬＰＦ）を備えて実装され得る。

フィードバック補償ループフィルタは、多数のローパスフィルタリングされたフィードバックパスと組み合され得る。図３３Ａ及び図３３Ｂは、このコンセプトに基づく主な可能性のある実装を示す。２つ以上の積分器が用いられ、多数のフィードバックＤＡＣが用いられ、且つ／又はＬＰＦがデジタルドメインに実装される場合、同等の実装が達成され得る。

ｙ（ｔ）、ｘ（ｔ）、及びｕ（ｔ）の間の関係に基づいて、図３３Ａ／図３３ＢのΣΔ二乗差ＲＭＳ−ＤＣコンバータの大信号静的伝達は次のように計算され得る。
ここで、Ａ_ＦＢ＝Ａ_１Ａ_２は、フィードバックパスを備えて安定化された積分器の組み合わされたＤＣ利得であり、Ａ_１は第１の積分器の実際のＤＣ利得であり、Ａ_２は第２の積分器の実際のＤＣ利得であり、ｂ_１及びＫ_Ｌｊはフィードバック係数であり、ｑ_１ｐ（ｔ）＝ｙ_ｌｐ（ｔ）−ｙ_ＤＣはローパスフィルタリングされた量子化ノイズ誤差であり、式（３７Ａ）は図３３Ａに基づいて得られたものであり、式（３７Ｂ）は図３３Ｂに基づいて得られたものである。このアーキテクチャでは、各積分器に対応するのは、２つのフィードバックパスに起因する残留システム誤差である（最後の積分器を除く）。第１の積分器（ｌ＞１）の後に追加されるシステム誤差は、次のように求められる。

図２８Ａ／図２８Ｂ及び図２５Ａ／図２５Ｂに示されるアーキテクチャに比べて、図３３Ａ／図３３Ｂに示されるアーキテクチャの主な利点は、フィードバック係数Ｋ_Ｌｊに起因するシステム誤差の寄与が、前の全ての積分器（Ａ_１〜Ａ_ｊ）からの総ＤＣ利得によって除されるということである。従って、フィードバックフィルタリングを介する量子化誤差平均二乗値の低減と、追加のフィードバックパス（前のアーキテクチャで存在する）に起因する残留システム誤差の増加との間のトレードオフが大きく低減される。

図３４は、図３３Ａ／図３３Ｂに示されたアーキテクチャのための汎用化されたＡＣ小信号モデルを示す。Ｎ個の積分器及びＮ次のフィードバックＬＰＦを備えるこの閉ループシステムは、２Ｎ次ノイズシェーピングを特徴とする。

図３４のアーキテクチャのためのフィードバックループフィルタ伝達関数Ｌ_１（ｓ）は、Ｌ＝Ｎ、及び次式の場合、図３２のアーキテクチャを用いて得られるものと同じである。

このケースでは、多数のローパスフィルタリングされたフィードバックパスを備えるアーキテクチャの場合、式（３６）は等しく有効であり、結果のループフィルタ伝達関数Ｌ_１（ｓ）は、ｋ≦Ｋ_ｑのとき、Ｎ次安定ループフィルタに収束する。その結果、閉ループシステムは、入力電力レベルの或る範囲で条件付き安定であるように設計され得る（ｋ∝ｘ_ＲＭＳ）。図３４でＮ次２項式として示されるＬＰＦ伝達関数は、係数（例えば、バターワース、チェビシェフ等）の任意の異なるセットを備え、且つ／又はデジタルドメインに実装され得る。

本明細書で説明される全てのΣΔ二乗差ＲＭＳ−ＤＣコンバータアーキテクチャは条件付き安定な挙動を示す。これは、それらそれぞれの閉ループシステムが、入力電力レベルの或る範囲で安定なだけであることを意味する。幅広い電力レベルで適切に動作することが可能になるように、幾つかのトポロジーは、入力信号の大きさ（例えば．高電力レベル、中電力レベル、又は低電力レベル）に従って、或る実装パラメータの最適化を必要とする。コンフィギュラビリティは、次数の高い（Ｌ＋Ｎ＞２）ΣΔ ＲＭＳ−ＤＣコンバータで特に有用である。

入力電力レベルの或る範囲を測定するためのΣΔ ＲＭＳ−ＤＣコンバータの調整は、実装の任意の内部パラメータの電子構成を介して達成され得る。図３５及び図３６はコンフィギュラブルΣΔ ＲＭＳ−ＤＣコンバータの例を示す。電圧／電流利得、時間定数、相互コンダクタンス、フィルタ次数、及びカットオフ周波数、サンプリング周波数、基準電圧等の内部パラメータは、ローコンフォーマンス誤差を最小化するように、且つ／又は安定なΣΔ閉ループ挙動を保証するように構成され得る。更に、或る信号パスは測定されるべき電力レベルの範囲に従って、接続／切断（オン／オフ）され得る。より広義には、本明細書で提示された全てのアーキテクチャは、ある種のコンフィギュラビリティと組み合わされ得る。

コンフィギュラビリティの原理及び本明細書で説明される全ての前のアーキテクチャに基づいて、ΣΔ二乗差ＲＭＳ−ＤＣコンバータの全般的な説明が図３７に示される。フィードバック及びフィードフォワードフィルタの一部がデジタルドメインに、又はアナログ切り替え回路要素（例えば、スイッチドキャパシタ）として実装され、且つ／又は多数のフィードバックＤＡＣが用いられる場合、同等の記述が得られる。

本明細書で説明される全てのΣΔ ＲＭＳ−ＤＣコンバータアーキテクチャは、米国特許第７，５４５，３０２号及び第７，５４５，３０３号に示されるチョッパ安定化技術と完全に適合し得る。例えば、図２１Ａ／図２１Ｂに示されるアーキテクチャの、可能性のある電子実装が図３８に示され、そこでは出力ＤＲのＤＣオフセットの影響を低減するために整流子が用いられている。

上述の説明に基づいて、本明細書で請求される発明の実施形態は多くの有利な特徴を提供することがわかる。それらの有利な特徴には、ローパスフィルタリングされ、定数利得のフィードバックパスを備え、２つの二乗化セル又は単一のフォワードパス乗算器に基づくΣΔ二乗差ＲＭＳ−デジタルコンバータ（例えば、図７Ａ／７Ｂに示されるようなもの）；ローパス及びハイパスフィルタリングされたフィードバックパスを備え、２つの二乗化セル又は単一のフォワードパス乗算器に基づくΣΔ二乗差ＲＭＳ−デジタルコンバータ（例えば、図１０Ａ及び図１０Ｂに示されるようなもの）；多数のローパスフィルタリングされたフィードバックパスを備え、２つの二乗化セル又はフォワードパス乗算器に基づくΣΔ二乗差ＲＭＳ−デジタルコンバータ（例えば、図２１Ａ／図２１Ｂ及び図２５Ａ／図２５Ｂに示されるようなもの）；２つの二乗化セル又は単一のフォワードパス乗算器に基づき、追加のフィードフォワードパスによって安定化された多数の積分器を備え、ローパスフィルタリングされ、定数利得のフィードバックパスを備える、ΣΔ二乗差ＲＭＳ−デジタルコンバータ；追加のフィードフォワードパスによって安定化された多数の積分器を備え、２つの二乗化セル又は単一のフォワードパス乗算器に基づき、ローパス及びハイパスフィルタリングされたフィードバックパスを備えるΣΔ二乗差ＲＭＳ−デジタルコンバータ（例えば、図２６Ａ／図２６Ｂに示されるようなもの）；追加のフィードフォワードパスによって安定化された多数の積分器を備え、２つの二乗化セル又は単一のフォワードパス乗算器に基づき、多数のローパスフィルタリングされたフィードバックパスを備える、ΣΔ二乗差ＲＭＳ−デジタルコンバータ（例えば、図２８Ａ／図２８Ｂに示されるようなもの）；追加のフィードバックパスによって安定化された多数の積分器を備え、フィルタリングが用いられていない単一のフィードバックパスを備え、２つの二乗化セル又は単一のフォワードパス乗算器に基づく、ΣΔ二乗差ＲＭＳ−デジタルコンバータ（例えば、図３０Ａ／図３０Ｂに示されるようなもの）；追加のフィードバックパスによって安定化された多数の積分器を備え、ＬＰＦ又は極−零点フィルタが用いられている単一のフィードバックパスを備え、２つの二乗化セル又は単一のフォワードパス乗算器に基づく、ΣΔ二乗差ＲＭＳ−デジタルコンバータ；追加のフィードフォワードパスによって安定化された多数の積分器を備え、ローパスフィルタリングされ、定数利得のフィードバックパスを備え、２つの二乗化セル又は単一のフォワードパス乗算器に基づく、ΣΔ二乗差ＲＭＳ−デジタルコンバータ；追加のフィードバックパスによって安定化された多数の積分器を備え、ローパス及びハイパスフィルタリングされたフィードバックパスを備え、２つの二乗化セル又は単一のフォワードパス乗算器に基づく、ΣΔ二乗差ＲＭＳ−デジタルコンバータ（例えば、図３１Ａ／図３１Ｂに示されるようなもの）；追加のフィードバックパスによって安定化された多数の積分器を備え、２つの二乗化セル又は単一のフォワードパス乗算器に基づき、多数のローパスフィルタリングされたフィードバックパスを備える、ΣΔ二乗差ＲＭＳ−デジタルコンバータ（例えば、図３３Ａ／図３３Ｂに示されるようなもの）；電子的にコンフィギュラブルなパラメータを備える、ΣΔ二乗差ＲＭＳ−デジタルコンバータ（例えば、図３５Ａ／図３５Ｂに示されるようなもの）；及び、米国特許第７，５４５，３０２号及び第７，５４５，３０３号に記載されるようなチョッパ安定化を用いるΣΔ二乗差ＲＭＳ−デジタルコンバータ（例えば、図３８に示されるようなもの）が含まれるがこれらに限定されない。

当業者であれば、記載された例示の実施形態に改変が成さわれ得ること、及び請求された発明の範囲を逸脱することなく多くの他の実施形態が実現され得ることが理解されるであろう。

Claims (20)

1. シグマデルタ二乗差ＲＭＳ−ＤＣコンバータを含む装置であって、
   アナログ信号乗算及び組み合わせ回路要素であって、結果のアナログ信号を提供することによってアナログ入力信号及び少なくとも第1及び第２のアナログフィードバック信号に応答し、前記結果のアナログ信号が、前記アナログ入力信号の二乗、前記第１のアナログフィードバック信号の二乗、及び前記第２のアナログフィードバック信号の間の差に対応する少なくとも１つの信号成分を含む、前記アナログ信号乗算及び組み合わせ回路要素と、
   前記アナログ信号乗算及び組み合わせ回路要素に結合され、フィルタリングされたアナログ信号を提供することによって前記結果のアナログ信号に応答する、アナログ信号フィルタ回路要素と、
   前記アナログ信号フィルタ回路要素に結合され、関連するデジタル出力信号を提供することによって前記フィルタリングされたアナログ信号に応答する、アナログデジタル変換（ＡＤＣ）回路要素と、
   前記ＡＤＣ回路要素に結合され、アナログ信号を提供することによって、前記デジタル出力信号に応答する、デジタルアナログ変換（ＤＡＣ）回路要素と、
   前記ＤＡＣ回路要素と前記アナログ信号乗算及び組み合わせ回路要素との間に結合され、前記第１のアナログフィードバック信号を提供することによって前記アナログ信号に応答する、第１のフィードバック回路要素と、
   前記ＤＡＣ回路要素と前記アナログ信号乗算及び組み合わせ回路要素との間に結合され、前記第２のアナログフィードバック信号を提供することによって前記アナログ信号に応答する、第２のフィードバック回路要素と、
   を含む装置。
2. 請求項１に記載の装置であって、前記アナログ信号乗算及び組み合わせ回路要素が、
   第１のアナログ積信号を提供することによって前記アナログ入力信号に応答する第１のアナログ信号乗算回路要素、
   第２のアナログ積信号を提供することによって前記第１のアナログフィードバック信号に応答する第２のアナログ信号乗算回路要素、及び
   前記第1及び第２のアナログ信号乗算回路要素に結合され、前記結果のアナログ信号を提供することによって前記第１及び第２のアナログ積信号、及び前記第２のアナログフィードバック信号に応答する、アナログ信号組み合わせ回路要素、
   を含む装置。
3. 請求項１に記載の装置であって、前記アナログ信号乗算及び組み合わせ回路要素が、
   前記アナログ入力信号に関連する第1及び第２のルーティングされたアナログ入力信号を提供することによって、アナログ入力信号に応答するアナログ入力信号ルータ回路要素、
   前記第１のアナログフィードバック信号に関連する第1及び第２のルーティングされたアナログフィードバック信号を提供することによって前記第１のアナログフィードバック信号に応答するアナログフィードバック信号ルータ回路要素、
   前記アナログ入力信号ルータ回路要素、及び前記アナログフィードバック信号ルータ回路要素に結合される第１のアナログ信号組み合わせ回路要素であって、それぞれ、前記第１のルーティングされたアナログ入力とフィードバック信号、及び前記第２のルーティングされたアナログ入力とフィードバック信号、の組み合わせに関連する第1及び第２の組み合わされたアナログ信号を提供することによって前記第1及び第２のルーティングされたアナログ入力信号及び前記第1及び第２のルーティングされたアナログフィードバック信号に応答する、前記第１のアナログ信号組み合わせ回路要素、
   前記第１のアナログ信号組み合わせ回路要素に結合されるアナログ信号乗算回路要素であって、前記第1及び第２のルーティングされたアナログ入力信号の積と、前記第1及び第２のルーティングされたアナログフィードバック信号の積との間の差に対応する少なくとも１つの信号成分を含むアナログ積信号を提供することによって前記第1及び第２の組み合わされたアナログ信号に応答する、アナログ信号乗算回路要素、及び
   前記アナログ信号乗算回路要素に結合され、前記結果のアナログ信号を提供することによって前記アナログ積信号及び前記第２のアナログフィードバック信号に応答する、前記第２のアナログ信号組み合わせ回路要素、
   を含む、装置。
4. 請求項１に記載の装置であって、前記アナログ信号フィルタ回路要素が、
   第１の中間信号を提供することによって前記結果のアナログ信号に応答する第１のフィルタ回路要素、
   前記第１のフィルタ回路要素に結合され、第２の中間信号を提供することによって前記第１のフィルタリングされた信号に応答する第２のフィルタ回路要素、
   前記第１のフィルタ回路要素に結合され、第３の中間信号を提供することによって前記第１の中間信号に応答するスケーリング回路要素、
   前記第２のフィルタ回路要素、及び前記スケーリング回路要素に結合され、前記フィルタリングされたアナログ信号を提供することによって前記第２及び第３の中間信号に応答するアナログ信号組み合わせ回路要素、
   を含む、装置。
5. 請求項１に記載の装置であって、
   前記ＤＡＣ回路要素と前記アナログ信号フィルタ回路要素との間に結合され、第３のアナログフィードバック信号を提供することによって前記アナログ信号に応答する、第３のフィードバック回路要素を更に含み、
   前記アナログ信号フィルタ回路要素が、
   中間のフィルタリングされた信号を提供することによって前記結果のアナログ信号に応答する第１のフィルタ回路要素、
   前記第１のフィルタ回路要素及び前記第３のフィードバック回路要素に結合され、組み合わされたアナログ信号を提供することによって前記中間のフィルタリングされた信号及び前記第３のアナログフィードバック信号に応答するアナログ信号組み合わせ回路要素、及び
   前記アナログ信号組み合わせ回路要素に結合され、前記フィルタリングされたアナログ信号を提供することによって前記組み合わされたアナログ信号に応答する第２のフィルタ回路要素、
   を含む、装置。
6. 請求項１に記載の装置であって、前記第１のフィードバック回路要素が信号フィルタリング回路要素を含む、装置。
7. 請求項１に記載の装置であって、前記第２のフィードバック回路要素が信号スケーリング回路要素を含む、装置。
8. 請求項７に記載の装置であって、前記第２のフィードバック回路要素が前記信号スケーリング回路要素に直列に結合される信号フィルタリング回路要素を更に含む、装置。
9. 請求項８に記載の装置であって、前記アナログ信号フィルタ回路要素が、
   第１の中間信号を提供することによって前記結果のアナログ信号に応答する第１のフィルタ回路要素、
   前記第１のフィルタ回路要素に結合され、第２の中間信号を提供することによって前記第１のフィルタリングされた信号に応答する第２のフィルタ回路要素、
   前記第１のフィルタ回路要素に結合され、第３の中間信号を提供することによって前記第１の中間信号に応答するスケーリング回路要素、及び
   前記第２のフィルタ回路要素及び前記スケーリング回路要素に結合され、前記フィルタリングされたアナログ信号を提供することによって前記第２及び第３の中間信号に応答するアナログ信号組み合わせ回路要素、
   を含む、装置。
10. 請求項８に記載の装置であって、
    前記ＤＡＣ回路要素と前記アナログ信号フィルタ回路要素との間に結合され、第３のアナログフィードバック信号を提供することによって前記アナログ信号に応答する第３のフィードバック回路要素を更に含み、
    前記アナログ信号フィルタ回路要素が、
    中間のフィルタリングされた信号を提供することによって前記結果のアナログ信号に応答する第１のフィルタ回路要素、
    前記第１のフィルタ回路要素、及び前記第３のフィードバック回路要素に結合され、組み合わされたアナログ信号を提供することによって前記中間のフィルタリングされた信号及び前記第３のアナログフィードバック信号に応答するアナログ信号組み合わせ回路要素、及び
    前記アナログ信号組み合わせ回路要素に結合され、前記フィルタリングされたアナログ信号を提供することによって前記組み合わされたアナログ信号に応答する第２のフィルタ回路要素、
    を含む、装置。
11. シグマデルタ二乗差ＲＭＳ−ＤＣコンバータを含む装置であって、
    結果のアナログ信号を提供するように、アナログ入力信号と少なくとも第1及び第２のアナログフィードバック信号とを乗算及び組み合わせるためのアナログ信号乗算器及び組み合わせ器手段であって、前記結果のアナログ信号が、前記アナログ入力信号の二乗、前記第１のアナログフィードバック信号の二乗、及び前記第２のアナログフィードバック信号の間の差に対応する少なくとも１つの信号成分を含む、前記アナログ信号乗算器及び組み合わせ器手段、
    フィルタリングされたアナログ信号を提供するように前記結果のアナログ信号をフィルタリングするためのアナログ信号フィルタ手段、
    前記フィルタリングされたアナログ信号を関連するデジタル出力信号に変換するためのアナログデジタルコンバータ（ＡＤＣ）手段、
    前記デジタル出力信号をアナログ信号に変換するためのデジタルアナログコンバータ（ＤＡＣ）手段、
    前記第１のアナログフィードバック信号を提供するように前記アナログ信号を処理するための第１のフィードバック手段、及び
    前記第２のアナログフィードバック信号を提供するように前記アナログ信号を処理するための第２のフィードバック手段、
    を含む装置。
12. シグマデルタ二乗差ＲＭＳ−ＤＣ変換を実行するための方法であって、
    結果のアナログ信号を提供するように、アナログ入力信号と少なくとも第1及び第２のアナログフィードバック信号とを乗算及び組み合わせることであって、前記結果のアナログ信号が前記アナログ入力信号の二乗、前記第１のアナログフィードバック信号の二乗、及び前記第２のアナログフィードバック信号の間の差に対応する少なくとも１つの信号成分を含むことと、
    フィルタリングされたアナログ信号を提供するように前記結果のアナログ信号をフィルタリングすることと、
    前記フィルタリングされたアナログ信号を関連するデジタル出力信号に変換することと、
    前記デジタル出力信号をアナログ信号に変換することと、
    前記第１のアナログフィードバック信号を提供するように前記アナログ信号を処理することと、
    前記第２のアナログフィードバック信号を提供するように前記アナログ信号を処理することと、
    を含む、方法。
13. シグマデルタ二乗差ＲＭＳ−ＤＣコンバータを含む装置であって、
    結果のアナログ信号を提供することによって、アナログ入力信号及び第１のアナログフィードバック信号に応答するアナログ信号乗算及び組み合わせ回路要素であって、前記結果のアナログ信号が前記アナログ入力信号の二乗と前記第１のアナログフィードバック信号の二乗との間の差に対応する少なくとも１つの信号成分を含む、前記アナログ信号乗算及び組み合わせ回路要素と、
    前記アナログ信号乗算及び組み合わせ回路要素に結合され、フィードフォワード信号を提供することによって、前記結果のアナログ信号及び少なくとも第２のアナログフィードバック信号に応答するアナログ信号フィルタ及び組み合わせ回路要素と、
    前記アナログ信号フィルタ及び組み合わせ回路要素に結合され、関連するデジタル出力信号を提供することによって前記フィードフォワード信号に応答するアナログデジタル変換（ＡＤＣ）回路要素と、
    デジタルアナログ変換（ＤＡＣ）回路要素を含むフィードバック回路要素であって、前記ＡＤＣ回路要素、前記アナログ信号乗算及び組み合わせ回路要素、及び前記アナログ信号組み合わせ回路要素の間に結合され、前記第１のアナログフィードバック信号及び前記少なくとも第２のアナログフィードバック信号を提供することによって前記デジタル出力信号に応答する、前記フィードバック回路要素と、
    を含む装置。
14. 請求項１３に記載の装置であって、
    前記アナログ信号フィルタ及び組み合わせ回路要素が、
    フィルタリングされたアナログ信号を提供することによって前記結果のアナログ信号に応答するフォワード信号フィルタ回路要素、及び
    前記アナログ信号フィルタ回路要素に結合され、組み合わされたアナログ信号を前記フィードフォワード信号として提供することによって前記フィルタリングされたアナログ信号、及び前記第２のアナログフィードバック信号に応答する、アナログ信号組み合わせ回路要素、
    を含み、
    前記フィードバック回路要素が、
    アナログ信号を提供することによって前記デジタル出力信号に応答する前記ＤＡＣ回路要素、
    前記ＤＡＣ回路要素に結合され、フィルタリングされたアナログ信号を前記第１のアナログフィードバック信号として提供することによって前記アナログ信号に応答するフィードバック信号フィルタ回路要素、及び
    前記フィードバック信号フィルタ回路要素に結合され、前記第２のアナログフィードバック信号を提供することによって前記第１のアナログフィードバック信号に応答する、フィードバック信号スケーリング回路要素、
    を含む、装置。
15. 請求項１３に記載の装置であって、
    前記少なくとも第２のアナログフィードバック信号が少なくとも第２及び第３のアナログフィードバック信号を含み、
    前記フィードバック回路要素が、
    アナログ信号を提供することによって前記デジタル出力信号に応答する前記ＤＡＣ回路要素、
    前記ＤＡＣ回路要素に結合され、複数の連続的にフィルタリングされたアナログ信号を提供することによって前記アナログ信号に応答するフィードバック信号フィルタ回路要素であって、前記連続的にフィルタリングされたアナログ信号の１つが前記第１のアナログフィードバック信号として提供される、前記フィードバック信号フィルタ回路要素、及び
    前記フィードバック信号フィルタ回路要素に結合され、前記少なくとも第２及び第３のアナログフィードバック信号を提供することによって前記複数の連続的にフィルタリングされたアナログ信号の少なくとも一部に応答する、フィードバック信号スケーリング回路要素、
    を含む、装置。
16. 請求項１５に記載の装置であって、
    前記アナログ信号フィルタ及び組み合わせ回路要素の第１の部分が、第１のフィルタリングされたアナログ信号を提供することによって前記結果のアナログ信号に応答する第１のアナログ信号フィルタ回路を含み、
    前記アナログ信号フィルタ及び組み合わせ回路要素の第２の部分が、前記第１のアナログ信号フィルタ回路に結合され、且つ、第１の組み合わされたアナログ信号を提供することによって前記第１のフィルタリングされたアナログ信号、及び前記少なくとも第２のアナログフィードバック信号に応答する、第１のアナログ信号組み合わせ回路を含み、
    前記アナログ信号フィルタ及び組み合わせ回路要素の第３の部分が、前記第１のアナログ信号組み合わせ回路に結合され、且つ、第２のフィルタリングされたアナログ信号を提供することによって前記第１の組み合わされたアナログ信号に応答する、第２のアナログ信号フィルタ回路を含み、
    前記アナログ信号フィルタ及び組み合わせ回路要素の第４の部分が、前記第１のアナログ信号組み合わせ回路に結合され、且つ、フォワードスケーリングされた信号を提供することによって前記第１の組み合わされたアナログ信号に応答する、フォワード信号スケーリング回路要素を含み、
    前記アナログ信号フィルタ及び組み合わせ回路要素の第５の部分が、前記第２のアナログ信号フィルタ回路及び前記フォワード信号スケーリング回路要素に結合され、第２の組み合わされたアナログ信号を前記フィードフォワード信号として提供することによって、前記第２のフィルタリングされたアナログ信号及び前記フォワードスケーリングされた信号に応答する、第２のアナログ信号組み合わせ回路を含む、
    装置。
17. 請求項１３に記載の装置であって、
    前記少なくとも第２のアナログフィードバック信号が複数のアナログフィードバック信号を含み、
    前記フィードバック回路要素が、
    前記第１のアナログフィードバック信号を提供することによって前記デジタル出力信号に応答する前記ＤＡＣ回路要素、及び
    前記ＤＡＣ回路要素に結合され、前記複数のアナログフィードバック信号を提供することによって前記第１のアナログフィードバック信号に応答する、フィードバック信号スケーリング回路要素、
    を含み、
    前記アナログ信号フィルタ及び組み合わせ回路要素が、交互の様式で相互に結合される、複数のアナログ信号フィルタ回路と複数のアナログ信号組み合わせ回路とを含み、前記複数のアナログ信号フィルタ回路と複数のアナログ信号組み合わせ回路が、前記フィードフォワード信号を提供するように、上流の信号を連続的にフィルタリングすることと、前記フィルタリングされた上流の信号のそれぞれを、前記複数のアナログフィードバック信号のそれぞれと組み合わせることによって、前記結果のアナログ信号及び前記複数のアナログフィードバック信号に応答する、
    装置。
18. 請求項１３に記載の装置であって、
    前記少なくとも第２のアナログフィードバック信号が第２、第３、及び第４のアナログフィードバック信号を含み、
    前記フィードバック回路要素が、
    アナログ信号を提供することによって前記デジタル出力信号に応答する前記ＤＡＣ回路要素、及び
    前記ＤＡＣ回路要素に結合され、フィルタリングされたアナログ信号を前記第１のアナログフィードバック信号として提供することによって前記アナログ信号に応答する、フィードバック信号フィルタ回路要素、
    を含み、
    前記ＤＡＣ回路要素に結合され、前記第２のアナログフィードバック信号を提供することによって前記アナログ信号に応答する、第１のフィードバック信号スケーリング回路要素、
    前記フィードバック信号フィルタ回路要素に結合され、前記第３のアナログフィードバック信号を提供することによって前記第１のアナログフィードバック信号に応答する、第２のフィードバック信号スケーリング回路要素、及び
    前記フィードバック信号フィルタ回路要素に結合され、前記第４のアナログフィードバック信号を提供することによって前記第１のアナログフィードバック信号に応答する、第３のフィードバック信号スケーリング回路要素、
    を含み、
    前記アナログ信号フィルタ及び組み合わせ回路要素の第１の部分が、第１のフィルタリングされたアナログ信号を提供することによって前記結果のアナログ信号に応答する第１のアナログ信号フィルタ回路を含み、
    前記アナログ信号フィルタ及び組み合わせ回路要素の第２の部分が、前記第１のアナログ信号フィルタ回路に結合され、且つ、第１の組み合わされたアナログ信号を提供することによって前記第１のフィルタリングされたアナログ信号、及び前記第２及び第３のアナログフィードバック信号に応答する、第１のアナログ信号組み合わせ回路を含み、
    前記アナログ信号フィルタ及び組み合わせ回路要素の第３の部分が、前記第１のアナログ信号組み合わせ回路に結合され、且つ、第２のフィルタリングされたアナログ信号を提供することによって前記第１の組み合わされたアナログ信号に応答する、第２のアナログ信号フィルタ回路を含み、
    前記アナログ信号フィルタ及び組み合わせ回路要素の第４の部分が、前記第２のアナログ信号フィルタ回路に結合され、且つ、第２の組み合わされたアナログ信号を前記フィードフォワード信号として提供することによって前記第２のフィルタリングされたアナログ信号及び前記第４のアナログフィードバック信号に応答する、第２のアナログ信号組み合わせ回路を含む、
    装置。
19. シグマデルタ二乗差ＲＭＳ−ＤＣコンバータを含む装置であって、
    結果のアナログ信号を提供するように、アナログ入力信号と第１のアナログフィードバック信号とを乗算及び組み合わせるためのアナログ信号乗算器及び組み合わせ器手段であって、前記結果のアナログ信号が、前記アナログ入力信号の二乗と前記第１のアナログフィードバック信号の二乗との差に対応する少なくとも１つの信号成分を含む、前記アナログ信号乗算器及び組み合わせ器手段と、
    フィードフォワード信号を提供するように、前記結果のアナログ信号及び少なくとも第２のアナログフィードバック信号をフィルタリング及び組み合わせるためのアナログ信号フィルタ及び組み合わせ器手段と、
    前記フィードフォワード信号を関連するデジタル出力信号に変換するためのアナログデジタルコンバータ（ＡＤＣ）手段と、
    前記デジタル出力信号を前記第１のアナログフィードバック信号及び前記少なくとも第２のアナログフィードバック信号に変換するための、デジタルアナログコンバータ（ＤＡＣ）手段を含む、フィードバック手段と、
    を含む装置。
20. シグマデルタ二乗差ＲＭＳ−ＤＣ変換を実行するための方法であって、
    結果のアナログ信号を提供するように、アナログ入力信号及び第１のアナログフィードバック信号を乗算及び組み合わせることであって、前記結果のアナログ信号が、前記アナログ入力信号の二乗と前記第１のアナログフィードバック信号の二乗との差に対応する少なくとも１つの信号成分を含むことと、
    フィードフォワード信号を提供するように、前記結果のアナログ信号及び少なくとも第２のアナログフィードバック信号をフィルタリング及び組み合わせることと、
    前記フィードフォワード信号を関連するデジタル出力信号に変換することと、
    前記デジタル出力信号を前記第１のアナログフィードバック信号及び前記少なくとも第２のアナログフィードバック信号に変換することと、
    を含む方法。