CN112134565B - 低功耗逐次逼近型模数转换器 - Google Patents

低功耗逐次逼近型模数转换器 Download PDF

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Abstract

本公开提供了一种低功耗逐次逼近型模数转换器，包括：第一电容阵列和第二电容阵列，包括电容和与电容连接的开关，通过开关的切换将电容连接至不同的电压；噪声整形模块，包括第一输入端和第二输入端，第一输入端与第二输入端分别连接第一电容阵列和第二电容阵列，并且用于对模数转换器进行一阶噪声整形；比较器，包括第一正极输入端和第一负极输入端，分别连接第一电容阵列和第二电容阵列，还包括第二正极输入端和第二负极输入端，分别连接噪声整形模块的第一输出端和第二输出端；以及逻辑控制器，逻辑控制器根据比较器的比较结果，来控制第一电容阵列和第二电容阵列的开关以进行逐次逼近式模数转换。

Description

低功耗逐次逼近型模数转换器
技术领域
本公开涉及一种低功耗逐次逼近型模数转换器。
背景技术
逐次逼近型模数转换器的精度通常受到电容失配以及电路热噪声的限制。近年来，提出了各种解决方法来增强逐次逼近型模数转换器的动态性能。
其中为了实现高精度的逐次逼近型模数转换器，通常需要使用功耗较高的运算放大器提供信号放大从而抑制电路噪声。
因此，在本领域中，需要提供一种高精度的逐次逼近型模数转换器，并且在使用功耗较高的运算放大器提供信号放大时，如何有效地降低模数转换器的功耗也是本领域中需要解决的一个技术问题。
发明内容
为了解决上述技术问题之一，尤其是为了解决功耗问题，本公开提供了一种低功耗逐次逼近型模数转换器。
根据本公开的一个方面，一种低功耗逐次逼近型模数转换器，包括：
第一电容阵列和第二电容阵列，所述第一电容阵列和第二电容阵列分别为正极电容阵列和负极电容阵列，并且包括电容和与电容连接的开关，通过所述开关的切换将电容连接至不同的电压；
噪声整形模块，所述噪声整形模块包括第一输入端和第二输入端，所述第一输入端与第二输入端分别连接所述第一电容阵列和第二电容阵列，并且用于对所述模数转换器进行一阶噪声整形；
比较器，所述比较器包括第一正极输入端和第一负极输入端，所述第一正极输入端和第一负极输入端分别连接所述第一电容阵列和第二电容阵列，所述比较器还包括第二正极输入端和第二负极输入端，所述第二正极输入端和第二负极输入端分别连接所述噪声整形模块的第一输出端和第二输出端；以及
逻辑控制器，所述逻辑控制器根据所述比较器的比较结果，来控制所述第一电容阵列和第二电容阵列的开关以进行逐次逼近式模数转换。
根据本公开的至少一个实施方式，第一电容阵列包括第一低位电容阵列和第一高位电容阵列，第二电容阵列包括第二低位电容阵列和第二高位电容阵列，所述第一高位电容阵列和第二高位电容阵列分别包括高三位电容和所述高三位电容中的第三位电容的冗余位电容，
所述低功耗逐次逼近型模数转换器还包括数据权重平均模块，所述数据权重平均模块连接所述逻辑控制器的输出，并且对所述高三位电容和所述冗余位电容进行采用温度计码编码方式进行控制。
根据本公开的至少一个实施方式，所述噪声整形模块包括第一运算放大器、电容和第二运算放大器，其中，所述第一运算放大器用于将所述逐次逼近型模数转换器的第一电容阵列和第二电容阵列的转换完的残差电容采集至所述噪声整形模块的电容上，所述第二运算放大器用于对所述残差电压进行有源积分并且将有源积分后的电压输出至所述比较器中。
根据本公开的至少一个实施方式，所述第二运算放大器采用电阻来替换电流源作为负载以便在所述第二运算放大器中不使用共模反馈电路。
根据本公开的至少一个实施方式，所述逐次逼近型模数转换器包括两个工作时钟，其中第一工作时钟用于对输入信号进行采样并且第二工作时钟用于对采样的输入信号进行模数转换，并且在所述逐次逼近型模数转换器的每个周期内，所述第一工作时钟与所述第二工作时钟的高低电平相反。
根据本公开的至少一个实施方式，所述逻辑控制器包括k个基本单元，其中k为所述逻辑控制器进行异步转换的次数，每个基本单元为动态触发器以便将所述比较器的比较结果尽快输入至所述第一电容阵列和第二电容阵列。
根据本公开的至少一个实施方式，每个基本单元包括三个串联的MOS晶体管，其中第一MOS晶体管通过所述第二工作时钟来控制导通或断开，第二MOS晶体管通过触发电平时钟来控制导通或断开，第三MOS晶体管通过所述比较器的比较结果来控制导通或断开并且在异步比较器时钟信号为高电平时所述比较器输出比较结果，
其中，在所述第二工作时钟处于高电平状态，触发电平时钟设定为比异步比较器时钟信号提前形成高电平，这样所述第二MOS晶体管比所述第三MOS晶体管提前导通，当所述异步比较器时钟信号的上升沿到来后，所述比较器输出比较结果，并通过比较结果来决定第三MOS晶体管是否导通。
根据本公开的至少一个实施方式，所述第一MOS晶体管为PMOS晶体管，所述第二MOS晶体管为NMOS晶体管，并且所述第三MOS晶体管为NMOS晶体管，
所述第一MOS晶体管的源极连接供电电压，所述第一MOS晶体管的漏极连接所述第二MOS晶体管的漏极，所述第二MOS晶体管的源极连接所述第三MOS晶体管的漏极，并且所述第三MOS晶体管的源极接地。
根据本公开的至少一个实施方式，所述数据权重平均模块的指针计算时间设置在当前周期的第一运算放大器建立时间段和下一周期的第二运算放大器建立时间段内完成。
根据本公开的至少一个实施方式，第一运算放大器建立时间段为：所述第二工作时钟为高电平进行模数转换完成之后且所述第一工作时钟的下个周期的上升沿之前的时间段。
根据本公开的至少一个实施方式，所述第二运算放大器建立时间段为所述第一工作时钟处于高电平的时间段。
根据本公开的至少一个实施方式，通过增加所述冗余位电容来降低所述第一电容阵列和第二电容阵列中的电容建立时间。
根据本公开的至少一个实施方式，所述第一运算放大器的正极输入端连接所述第一电容阵列，所述第一运算放大器的负极输入端连接所述第二电容阵列，所述第一运算放大器的负极输出端连接第二开关的一端，并且所述第一运算放大器的正极输出端连接第一开关的一端，第一电容的一端与第一开关的另一端连接，并且第一电容的另一端接地，第二电容的一端与第二开关的另一端连接，并且第二电容的另一端接地，第一开关的另一端与第三开关的一端连接，并且第三开关的另一端连接至第二运算放大器的正极输入端，第二开关的另一端与第四开关的一端连接，并且第四开关的另一端连接至第二运算放大器的负极输入端，第二运算放大器的负极输出端连接至比较器的第二正极输入端，第二运算放大器的正极输出端连接至比较器的第二负极输入端。
附图说明
附图示出了本公开的示例性实施方式，并与其说明一起用于解释本公开的原理，其中包括了这些附图以提供对本公开的进一步理解，并且附图包括在本说明书中并构成本说明书的一部分。
图1示出了根据本公开的实施方式的逐次逼近型模数转换器的示意图。
图2示出了根据本公开的实施方式的噪声整形模块的示意图。
图3示出了根据本公开的实施方式的第一运算放大器的示意图。
图4示出了根据本公开的实施方式的第二运算放大器的示意图。
图5示出了根据本公开的实施方式的逐次逼近型模数转换器的工作时序图。
图6示出了根据本公开的实施方式的动态触发器的示意图。
图7示出了根据本公开的实施方式的动态触发器的工作时序图。
图8示出了根据本公开的实施方式的DWA模块示意图。
图9示出了根据本公开的实施方式的DWA模块的转换器示意图。
具体实施方式
下面结合附图和实施方式对本公开作进一步的详细说明。可以理解的是，此处所描述的具体实施方式仅用于解释相关内容，而非对本公开的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本公开相关的部分。
需要说明的是，在不冲突的情况下，本公开中的实施方式及实施方式中的特征可以相互组合。下面将参考附图并结合实施方式来详细说明本公开的技术方案。
除非另有说明，否则示出的示例性实施方式/实施例将被理解为提供可以在实践中实施本公开的技术构思的一些方式的各种细节的示例性特征。因此，除非另有说明，否则在不脱离本公开的技术构思的情况下，各种实施方式/实施例的特征可以另外地组合、分离、互换和/或重新布置。
在附图中使用交叉影线和/或阴影通常用于使相邻部件之间的边界变得清晰。如此，除非说明，否则交叉影线或阴影的存在与否均不传达或表示对部件的具体材料、材料性质、尺寸、比例、示出的部件之间的共性和/或部件的任何其它特性、属性、性质等的任何偏好或者要求。此外，在附图中，为了清楚和/或描述性的目的，可以夸大部件的尺寸和相对尺寸。当可以不同地实施示例性实施例时，可以以不同于所描述的顺序来执行具体的工艺顺序。例如，可以基本同时执行或者以与所描述的顺序相反的顺序执行两个连续描述的工艺。此外，同样的附图标记表示同样的部件。
当一个部件被称作“在”另一部件“上”或“之上”、“连接到”或“结合到”另一部件时，该部件可以直接在所述另一部件上、直接连接到或直接结合到所述另一部件，或者可以存在中间部件。然而，当部件被称作“直接在”另一部件“上”、“直接连接到”或“直接结合到”另一部件时，不存在中间部件。为此，术语“连接”可以指物理连接、电气连接等，并且具有或不具有中间部件。
为了描述性目的，本公开可使用诸如“在……之下”、“在……下方”、“在……下”、“下”、“在……上方”、“上”、“在……之上”、“较高的”和“侧(例如，如在“侧壁”中)”等的空间相对术语，从而来描述如附图中示出的一个部件与另一(其它)部件的关系。除了附图中描绘的方位之外，空间相对术语还意图包含设备在使用、操作和/或制造中的不同方位。例如，如果附图中的设备被翻转，则被描述为“在”其它部件或特征“下方”或“之下”的部件将随后被定位为“在”所述其它部件或特征“上方”。因此，示例性术语“在……下方”可以包含“上方”和“下方”两种方位。此外，设备可被另外定位(例如，旋转90度或者在其它方位处)，如此，相应地解释这里使用的空间相对描述语。
这里使用的术语是为了描述具体实施例的目的，而不意图是限制性的。如这里所使用的，除非上下文另外清楚地指出，否则单数形式“一个(种、者)”和“所述(该)”也意图包括复数形式。此外，当在本说明书中使用术语“包含”和/或“包括”以及它们的变型时，说明存在所陈述的特征、整体、步骤、操作、部件、组件和/或它们的组，但不排除存在或附加一个或更多个其它特征、整体、步骤、操作、部件、组件和/或它们的组。还要注意的是，如这里使用的，术语“基本上”、“大约”和其它类似的术语被用作近似术语而不用作程度术语，如此，它们被用来解释本领域普通技术人员将认识到的测量值、计算值和/或提供的值的固有偏差。
根据本公开的一个实施方式，提供了一种低功耗逐次逼近型模数转换器(SARADC)。
根据本公开的一种低功耗逐次逼近型模数转换器，包括：
第一电容阵列和第二电容阵列，所述第一电容阵列和第二电容阵列分别为正极电容阵列和负极电容阵列，并且包括电容和与电容连接的开关，通过所述开关的切换将电容连接至不同的电压；
噪声整形模块，所述噪声整形模块包括第一输入端和第二输入端，所述第一输入端与第二输入端分别连接所述第一电容阵列和第二电容阵列，并且用于对所述模数转换器进行一阶噪声整形；
比较器，所述比较器包括第一正极输入端和第一负极输入端，所述第一正极输入端和第一负极输入端分别连接所述第一电容阵列和第二电容阵列，所述比较器还包括第二正极输入端和第二负极输入端，所述第二正极输入端和第二负极输入端分别连接所述噪声整形模块的第一输出端和第二输出端；以及
逻辑控制器，所述逻辑控制器根据所述比较器的比较结果，来控制所述第一电容阵列和第二电容阵列的开关以进行逐次逼近式模数转换。
第一电容阵列包括第一低位电容阵列和第一高位电容阵列，第二电容阵列包括第二低位电容阵列和第二高位电容阵列，所述第一高位电容阵列和第二高位电容阵列分别包括高三位电容和所述高三位电容中的第三位电容的冗余位电容。
所述逐次逼近型模数转换器还包括数据权重平均模块，所述数据权重平均模块连接所述逻辑控制器的输出，并且对所述高三位电容和所述冗余位电容进行采用温度计码编码方式进行控制。
如图1所示，该低功耗逐次逼近型模数转换器10可以包括第一电容阵列100、第二电容阵列200、噪声整形模块300、比较器400、和逻辑控制器500。
第一电容阵列100为正极电容阵列，并且比较器400的第一正极输入端与第一电容阵列100连接，第二电容阵列200为负极电容阵列，并且比较器400的第一负极输入端与第二电容阵列200连接。其中比较器400用于比较第一电容阵列100与第二电容阵列200之间的电压的大小，并且将比较结果提供至逻辑控制器500。
第一电容阵列100和第二电容阵列200包括电容和与电容相连的开关，各个开关在电压VRN和VRP之间进行切换。
逻辑控制器500根据该比较结果来控制第一电容阵列100或第二电容阵列200中的开关以便使得电容阵列中的电压减小。
第一电容阵列100包括第一低位电容阵列110和第一高位电容阵列120，其中第一低位电容阵列110和第一高位电容阵列120通过第一电容C连接。第二电容阵列200包括第二低位电容阵列210和第二高位电容阵列220，其中第二低位电容阵列220和第二高位电容阵列220通过第二电容C连接。
噪声整形模块300包括第一输入端VIP和第二输入端VIN、第一输出端VON和第二输出端VOP，并且配置成对电容阵列的余量电压进行噪声整形。其中第一输入端VIP连接第一电容阵列100，第二输入端VIN连接第二电容阵列200，第一输出端VON连接比较器400的第二正极输入端，第二输出端VOP连接比较器400的第二负极输入端。在本公开中，噪声整形模块300用于实现
Figure BDA0002683249480000071
的一阶噪声整形效果，其中z表征z域。比较器400用于对噪声整形模块300的两个输入进行比较。
所述噪声整形模块包括第一运算放大器、电容和第二运算放大器，其中，所述第一运算放大器用于将所述逐次逼近型模数转换器的第一电容阵列和第二电容阵列的转换完的残差电容采集至所述噪声整形模块的电容上，所述第二运算放大器用于对所述残差电压进行有源积分并且将有源积分后的电压输出至所述比较器中。
所述第二运算放大器采用电阻来替换电流源作为负载以便在所述第二运算放大器中不使用共模反馈电路。
图2给出了根据本公开的一个实施方式的噪声整形模块300的示意图。
第一运算放大器OA1用于将模数转换器转换完的残差电压采集至电容C1和C2上
第一运算放大器OA1的正极输入端VIP连接第一电容阵列100，第一运算放大器OA1的负极输入端VIN连接第二电容阵列200。第一运算放大器OA1的负极输出端连接开关S2的一端，并且第一运算放大器OA1的正极输出端连接开关S1的一端。电容C1的一端与开关S1的另一端连接，并且电容C1的另一端接地。电容C2的一端与开关S2的另一端连接，并且电容C2的另一端接地。这样当开关S1、S2闭合(开关S3、S4断开)时，可以将电容阵列的残差电压采集至电容C1、C2。开关S1的另一端与开关S3的一端连接，并且开关S3的另一端连接至第二运算放大器OTA2的正极输入端。开关S2的另一端与开关S4的一端连接，并且开关S4的另一端连接至第二运算放大器OTA2的负极输入端。这样可以在开关S3、S4闭合(开关S1、S2断开)时，可以将电容C1、C2的电压提供至第二运算放大器OTA2。第二运算放大器OTA2的负极输出端连接至比较器400的第二正极输入端，第二运算放大器OTA2的正极输出端连接至比较器400的第二负极输入端。
图3示出了根据本公开的一个实施例的第一运算放大器OTA1的电路示意图。
其中第一运算放大器可以包括第一PMOS晶体管P1、第二PMOS晶体管P2、第一NMOS晶体管N1、第二NMOS晶体管N2、第三NMOS晶体管N3。第一PMOS晶体管P1的源极与供电电压连接，并且第一PMOS晶体管P1的栅极与漏极连接，第二PMOS晶体管P2的源极与供电电压连接，并且第二PMOS晶体管P2的栅极与漏极连接。
第一NMOS晶体管N1的漏极与第一PMOS晶体管P1的漏极连接，并且第一NMOS晶体管N1的源极与第三NMOS晶体管N3的漏极连接，第一NMOS晶体管N1的栅极与电压VIN连接。第二NMOS晶体管N2的漏极与第二PMOS晶体管P2的漏极连接，并且第二NMOS晶体管N2的源极与第三NMOS晶体管N3的漏极连接，第二NMOS晶体管N2的栅极与电压VIN连接。第三NMOS晶体管N3的源极接地，其栅极连接控制信号以实现导通与关闭。
其中第一PMOS晶体管P1的漏极与第一NMOS晶体管N1的漏极的连接点作为其负极输出端，第二PMOS晶体管P2的漏极与第二NMOS晶体管N2的漏极的连接点作为其正极输出端。
如图3所示，在第一运算放大器OTA1中，采用PMOS晶体管作负载来实现第一运算放大器OTA1的单位增益。
图4示出了根据本公开的一个实施例的第二运算放大器OTA2的电路示意图。
第二运算放大器OTA2用于对残差电压进行有源积分，并且如图4所示，第二运算放大器OTA2为二级运放。
第一级运放包括第一电阻R1、第二电阻R2、第四NMOS晶体管N4、第五NMOS晶体管N5和第六NMOS晶体管N6。
第一电阻R1的一端连接电压VDD，其另一端连接第四NMOS晶体管N4的漏极，第四NMOS晶体管N4的栅极为其正极输入端。第二电阻R2的一端连接电压VDD，其另一端连接第五NMOS晶体管N5的漏极，第五NMOS晶体管N5的栅极为其负极输入端。第四NMOS晶体管和第五NMOS晶体管N5的源极连接第六NMOS晶体管N6的漏极，第六NMOS晶体管N6的栅极连接控制信号以控制其导通与断开，第六NMOS晶体管N6的源极接地。
第一电阻R1的另一端与第二级运放的第七NMOS晶体管N7的栅极连接，第二电阻R2的另一端与第二级运放的第八NMOS晶体管N8的栅极连接，第七NMOS晶体管N7和第八NMOS晶体管N8的源极连接第九NMOS晶体管N9的漏极，第九NMOS晶体管N9的栅极连接控制信号以控制其导通与断开，第九NMOS晶体管N9的源极接地。
第七NMOS晶体管N7的漏极与第三电阻R3的一端连接并且作为第一输出端VON，第三电阻R3的另一端连接电压VDD。第八NMOS晶体管N8的漏极与第四电阻R4的一端连接并且作为第二输出端VOP，第四电阻R4的另一端连接电压VDD。
另外，第一输出端VON可以通过电容C和第五电阻R5的串联电路与第七NMOS晶体管N7的栅极连接，第二输出端VOP可以通过电容C和第六电阻R6的串联电路与第八NMOS晶体管N8的栅极连接。
通常的全差分运算放大器的负载是电流源，这样会存在电流源的电流与下面尾电流管电流存在失配而造成输出共模电压偏离设定值过多，因此在本领域中常规采用的全差分运算放大器中需要共模反馈电路来稳定输出共模。而在本公开中采用代替电流源，而采用电阻R1～R4作为负载。这样可以避免两个电流源的失配问题，其输出的共模等于VDD-I*R，其中I为流过电阻的电流值，R为电阻的阻值。
在增加了噪声整形模块300的一阶噪声整形处理之后，模数转换器的信号-量化噪声功率比SQNR＝(9M2*OSR2)/2π2，因此每当OSR(采样率)增加一倍，SQNR就会提高9dB，其中M是指模数转换器的内部量化器的台阶个数。
为了降低模数转换器的电容的随机失配，在第一高位电容阵列120和第二高位电容阵列220的高三位与高三位中第三位的冗余位的电容采用温度计码编码方式。其中该高三位电容是指图1所示的B11、B10和B9，冗余位是指图1所示的B9r。在这些电容中，以16C电容为一个单元，共包括8个16C电容。
在高三位及冗余位的开关控制中，增加数据权重平均(DWA)模块来进行控制，以便将电容分别切换至电压VRN、VRP和Vi(输入电压)，从而使得8个16C电容的失配随机化。
这里设定每个16C电容的失配标准差为σee 2。在不加入DWA模块之前，由于电容失配引起的噪声功率(MNP)为MNP＝σee 2/3，在引入DWA模块后外加一阶噪声整形效果后，MNP＝(π2*σee 2)/(9*OSR2)，会随着采样率(OSR)的增加而迅速下降。
所述逐次逼近型模数转换器包括两个工作时钟，其中第一工作时钟用于对输入信号进行采样并且第二工作时钟用于对采样的输入信号进行模数转换，并且在所述逐次逼近型模数转换器的每个周期内，所述第一工作时钟与所述第二工作时钟的高低电平相反。
图5示出了根据本公开的逐次逼近型模数转换器的工作时序图。
在本公开中，模数转换器工作在两个时钟下，第一时钟F1为高电平是，模数转换器对输入信号进行采样，而第二时钟F2为高电平时，模数转换器对采样的输入信号进行转换。
如图5所示，每次模数转换的时间为tSAR_LOGIC+tDWA+tDACSettle，其中，为tSAR_LOGIC为逻辑控制器500的延时，tDWA为DWA模块的延时，tDACSettle为电容被充电所需的时间。在一次模数转换完成后，第一运算放大器OTA1需要在下次采样之前(第一时钟F1变为高电平之前)将残差电压建立至电容上(tOTA1Settle)。因此需要满足一个周期(采样时间+转换时间)0.5Ts＝tSAR_LOGIC+tDWA+tDACSettle+tOTA1Settle，这样第二运算放大器OTA2可以利用第一时钟F1为高电平的时间(半个周期)内来完成信号的建立(tOTA2Settle)。在不需要第一运算放大器OTA1和第二运算放大器OTA2建立的时间内，可以将第一运算放大器OTA1和第二运算放大器OTA2工作在关闭(power down)模式下(tOTA1powerdown和tOTA2powerdown)，这样可以明显地降低功耗。
此外，第一运算放大器OTA1的功耗随着带宽要求的增加而增加，在采样率固定的情况下，通过优化tSAR_LOGIC+tDWA+tDACSettle的延时给第一运算放大器OTA1留出更多的建立时间，可以降低第一运算放大器OTA1的带宽要求，节约功耗。
本申请中将围绕着如何降低功耗，来对三个模块的延时做逻辑改进，从可以有效地节约功耗。
首先，将详细说明对逻辑控制器500的延时tSAR_LOGIC的优化。
逻辑控制器(SAR_LOGIC)延时优化
模数转换器的每个周期内会有15(k)次异步的SAR_LOGIC转换，优化每个异步周期的延时可以大大降低整体转换时间。在本公开的实施方式中，每个异步周期内，将比较器400的输出结果最快反馈到电容端。采用动态触发器代替传统的D触发器，其结构如图6所示。
所述逻辑控制器包括k个基本单元，其中k为所述逻辑控制器进行异步转换的次数，每个基本单元为动态触发器以便将所述比较器的比较结果尽快输入至所述第一电容阵列和第二电容阵列。
每个基本单元包括三个串联的MOS晶体管，其中第一MOS晶体管通过所述第二工作时钟来控制导通或断开，第二MOS晶体管通过触发电平时钟来控制导通或断开，第三MOS晶体管通过所述比较器的比较结果来控制导通或断开并且在异步比较器时钟信号为高电平时所述比较器输出比较结果，
其中，在所述第二工作时钟处于高电平状态，触发电平时钟设定为比异步比较器时钟信号提前形成高电平，这样所述第二MOS晶体管比所述第三MOS晶体管提前导通，当所述异步比较器时钟信号的上升沿到来后，所述比较器输出比较结果，并通过比较结果来决定第三MOS晶体管是否导通。
所述第一MOS晶体管为PMOS晶体管，所述第二MOS晶体管为NMOS晶体管，并且所述第三MOS晶体管为NMOS晶体管，
所述第一MOS晶体管的源极连接供电电压，所述第一MOS晶体管的漏极连接所述第二MOS晶体管的漏极，所述第二MOS晶体管的源极连接所述第三MOS晶体管的漏极，并且所述第三MOS晶体管的源极接地。
图6示出了图1中的逻辑控制器500的一个基本单元，15次异步转换意味着逻辑控制器500包括15(k)个这样的基本单元。每个基本单元的结构如图6的M1～M3所示。在每个基本单元中均包括单元PMOS晶体管M1、第一单元NMOS晶体管M2和第二单元NMOS晶体管M3。单元PMOS晶体管M1的源极连接电压VDD，其漏极连接第一单元NMOS晶体管M2的漏极，第一单元NMOS晶体管M2的源极连接第二单元NMOS晶体管M3的漏极，并且第二单元NMOS晶体管M3的源极接地。
其中第k个单元PMOS晶体管M1的栅极连接第二时钟F2。第k个第一单元NMOS晶体管M2的栅极连接触发电平时钟SCk。第k个第二单元NMOS晶体管M3的栅极连接比较器400的输出端(通过反相器)，其中k＝1～15。
在本实施例中，当具有15个基本单元时，前14个基本单元的输出(第k个单元PMOS晶体管M1的漏极与第k个第一单元NMOS晶体管M2的漏极的连接点作为输出)控制电容阵列中的每一位，而第15个基本单元的输出为寄存比较器的输出结果。如图6所示，可以仅仅使用三个MOS管来构成寄存器就可以完成快速控制电容底板的电压。
每次触发电平时钟SCk(k＝1～15)是在上个周期的后半周期完成，如图7所示，比较器在CKC(异步比较器时钟信号)的上升沿输出结果，仅通过一个动态LATCH(动态闩锁)即可到达电容。如图7的时序，F2上升沿为SAR LOGIC的开始时间，此时输出为高电平。在这段时间内，SCk比CKC提前产生高电平，即M2管比M3管提前打开，当CKC上升沿来后，比较器输出比较结果，该比较结果决定了M3打开或者保持关断，即输出被下拉到低电平或保持。因此从比较器的时钟CKC的上升沿到SAR LOGIC的输出延时仅有一个M1～M3构成的LATCH。这样可以实现“时钟等数据”的效果，避免了传统结构中D触发器的延时。可使SAR_LOGIC的延时最小化。此外，需要说明的是，在图7中输出的SC1、SC2、SC3对应前三个基本单元的触发电平时钟，后面的4～15个基本单元的触发电平时钟原理与其相同。在此不再赘述。
此外，图6和图7中描述的方式对第一电容阵列和第二电容阵列均适用。
DWA模块的延时优化
DWA的逻辑主要延时产生在每次数据指针的计算中，但由于整个时钟周期内DWA模块工作时间占比很小，因此本公开中通过将延时大的指针运算在当前周期的OTA1 Settle(第一运算放大器建立)时间段和下一周期的OTA2 Settle(第二运算放大器建立)时间段内完成。
图8示出了根据本公开的一个实施方式的DWA模块，图9示出了根据本公开的一个实施方式的DWA模块的转换器。
如图8所示，DWA模块的输入可以为位宽为8的温度计码，输出为交换次序后的8位宽的序列。输入和输出中“1”的数量相等，其中位交换通过转换器来完成。输入的温度计码由转换器得到输出，如图9所示，转换器中只有三个选择器的延时。如图9所示，不同的指针(s2 s1 s0)对应不同的移位顺序，在每个周期都会有刷新后的指针对应着新的移位顺序。
其中指针的计算过程为：当前周期输入的温度计码转成2进制码后，与当前周期的指针做模加运算，模加结果为下个周期的指针。当前周期完成数据的移位后，开始计算下个周期的指针。
这样，在本公开中，将指针计算在模数转换时间之外的时间完成，将不会占用上面所提到的模数转换时间。
电容建立时间优化
通过增加所述冗余位电容来降低所述第一电容阵列和第二电容阵列中的电容建立时间。在本公开中，引入冗余位来优化电容建立时间，例如采用13bit加2bit冗余结构，对电容模数转换器的电容建立的精度要求会降低，可以很好地补偿电容建立不足引起的误差，以此来降低每位电容的建立时间，这样整体的电容建立时间可以被压缩。
在传统结构中，为达到建立精度，每个电容需要的时间是t1,总的转换时间为T1＝13*t1。加入冗余位后，每个电容需要的时间是t2。总的转换时间为T2＝13*t2。在本公开中，在第三位电容后面加入冗余位，则每个电容需要的建立时间为t2≈0.75*t1，计算得到T2＝T1*86.5％。因此，在加入冗余位电容之后，模数转换器可以节约近13.5％的转换时间。
需要注意的是，本公开提出了一种创新的方法，为了有效地降低功耗，在本公开中采用了冗余位电容来降低比较器的速度要求，从而有效地降低功耗。
根据本公开的模数转换器，在实现高精度的基础上，可以通过时序优化来极大地降低模数转换器的功耗。
综上，本公开中至少提供了以下技术方案。
方案1.一种低功耗逐次逼近型模数转换器，包括：
第一电容阵列和第二电容阵列，所述第一电容阵列和第二电容阵列分别为正极电容阵列和负极电容阵列，并且包括电容和与电容连接的开关，通过所述开关的切换将电容连接至不同的电压；
噪声整形模块，所述噪声整形模块包括第一输入端和第二输入端，所述第一输入端与第二输入端分别连接所述第一电容阵列和第二电容阵列，并且用于对所述模数转换器进行一阶噪声整形；
比较器，所述比较器包括第一正极输入端和第一负极输入端，所述第一正极输入端和第一负极输入端分别连接所述第一电容阵列和第二电容阵列，所述比较器还包括第二正极输入端和第二负极输入端，所述第二正极输入端和第二负极输入端分别连接所述噪声整形模块的第一输出端和第二输出端；以及
逻辑控制器，所述逻辑控制器根据所述比较器的比较结果，来控制所述第一电容阵列和第二电容阵列的开关以进行逐次逼近式模数转换。
方案2.如方案1所述的低功耗逐次逼近型模数转换器，
第一电容阵列包括第一低位电容阵列和第一高位电容阵列，第二电容阵列包括第二低位电容阵列和第二高位电容阵列，所述第一高位电容阵列和第二高位电容阵列分别包括高三位电容和所述高三位电容中的第三位电容的冗余位电容，
所述逐次逼近型模数转换器还包括数据权重平均模块，所述数据权重平均模块连接所述逻辑控制器的输出，并且对所述高三位电容和所述冗余位电容进行采用温度计码编码方式进行控制。
方案3.如方案2所述的低功耗逐次逼近型模数转换器，所述噪声整形模块包括第一运算放大器、电容和第二运算放大器，其中，所述第一运算放大器用于将所述逐次逼近型模数转换器的第一电容阵列和第二电容阵列的转换完的残差电容采集至所述噪声整形模块的电容上，所述第二运算放大器用于对所述残差电压进行有源积分并且将有源积分后的电压输出至所述比较器中。
方案4.如方案3所述的低功耗逐次逼近型模数转换器，所述第二运算放大器采用电阻来替换电流源作为负载以便在所述第二运算放大器中不使用共模反馈电路。
方案5.如方案3或4所述的低功耗逐次逼近型模数转换器，所述逐次逼近型模数转换器包括两个工作时钟，其中第一工作时钟用于对输入信号进行采样并且第二工作时钟用于对采样的输入信号进行模数转换，并且在所述逐次逼近型模数转换器的每个周期内，所述第一工作时钟与所述第二工作时钟的高低电平相反。
方案6.如方案1至5中任一项所述的低功耗逐次逼近型模数转换器，所述逻辑控制器包括k个基本单元，其中k为所述逻辑控制器进行异步转换的次数，每个基本单元为动态触发器以便将所述比较器的比较结果尽快输入至所述第一电容阵列和第二电容阵列。
方案7.如方案6所述的低功耗逐次逼近型模数转换器，每个基本单元包括三个串联的MOS晶体管，其中第一MOS晶体管通过所述第二工作时钟来控制导通或断开，第二MOS晶体管通过触发电平时钟来控制导通或断开，第三MOS晶体管通过所述比较器的比较结果来控制导通或断开并且在异步比较器时钟信号为高电平时所述比较器输出比较结果，
其中，在所述第二工作时钟处于高电平状态，触发电平时钟设定为比异步比较器时钟信号提前形成高电平，这样所述第二MOS晶体管比所述第三MOS晶体管提前导通，当所述异步比较器时钟信号的上升沿到来后，所述比较器输出比较结果，并通过比较结果来决定第三MOS晶体管是否导通。
方案8.如方案7所述的低功耗逐次逼近型模数转换器，所述第一MOS晶体管为PMOS晶体管，所述第二MOS晶体管为NMOS晶体管，并且所述第三MOS晶体管为NMOS晶体管，
所述第一MOS晶体管的源极连接供电电压，所述第一MOS晶体管的漏极连接所述第二MOS晶体管的漏极，所述第二MOS晶体管的源极连接所述第三MOS晶体管的漏极，并且所述第三MOS晶体管的源极接地。
方案9.如方案5所述的低功耗逐次逼近型模数转换器，所述数据权重平均模块的指针计算时间设置在当前周期的第一运算放大器建立时间段和下一周期的第二运算放大器建立时间段内完成。
方案10.如方案9所述的低功耗逐次逼近型模数转换器，第一运算放大器建立时间段为：所述第二工作时钟为高电平进行模数转换完成之后且所述第一工作时钟的下个周期的上升沿之前的时间段。
方案11.如方案9或10所述的低功耗逐次逼近型模数转换器，所述第二运算放大器建立时间段为所述第一工作时钟处于高电平的时间段。
方案12.如方案9所述的低功耗逐次逼近型模数转换器，通过增加所述冗余位电容来降低所述第一电容阵列和第二电容阵列中的电容建立时间。
方案13.如方案3所述的低功耗逐次逼近型模数转换器，所述第一运算放大器的正极输入端连接所述第一电容阵列，所述第一运算放大器的负极输入端连接所述第二电容阵列，所述第一运算放大器的负极输出端连接第二开关的一端，并且所述第一运算放大器的正极输出端连接第一开关的一端，第一电容的一端与第一开关的另一端连接，并且第一电容的另一端接地，第二电容的一端与第二开关的另一端连接，并且第二电容的另一端接地，第一开关的另一端与第三开关的一端连接，并且第三开关的另一端连接至第二运算放大器的正极输入端，第二开关的另一端与第四开关的一端连接，并且第四开关的另一端连接至第二运算放大器的负极输入端，第二运算放大器的负极输出端连接至比较器的第二正极输入端，第二运算放大器的正极输出端连接至比较器的第二负极输入端。
在本说明书的描述中，参考术语“一个实施例/方式”、“一些实施例/方式”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例/方式或示例描述的具体特征、结构、材料或者特点包含于本申请的至少一个实施例/方式或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例/方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例/方式或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例/方式或示例以及不同实施例/方式或示例的特征进行结合和组合。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本申请的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。
本领域的技术人员应当理解，上述实施方式仅仅是为了清楚地说明本公开，而并非是对本公开的范围进行限定。对于所属领域的技术人员而言，在上述公开的基础上还可以做出其它变化或变型，并且这些变化或变型仍处于本公开的范围内。

Claims (11)

1.一种低功耗逐次逼近型模数转换器，其特征在于，包括：
第一电容阵列和第二电容阵列，所述第一电容阵列和第二电容阵列分别为正极电容阵列和负极电容阵列，并且包括电容和与电容连接的开关，通过所述开关的切换将电容连接至不同的电压；
噪声整形模块，所述噪声整形模块包括第一输入端和第二输入端，所述第一输入端与第二输入端分别连接所述第一电容阵列和第二电容阵列，并且用于对所述模数转换器进行一阶噪声整形；
比较器，所述比较器包括第一正极输入端和第一负极输入端，所述第一正极输入端和第一负极输入端分别连接所述第一电容阵列和第二电容阵列，所述比较器还包括第二正极输入端和第二负极输入端，所述第二正极输入端和第二负极输入端分别连接所述噪声整形模块的第一输出端和第二输出端；以及
逻辑控制器，所述逻辑控制器根据所述比较器的比较结果，来控制所述第一电容阵列和第二电容阵列的开关以进行逐次逼近式模数转换，
其中，第一电容阵列包括第一低位电容阵列和第一高位电容阵列，第二电容阵列包括第二低位电容阵列和第二高位电容阵列，所述第一高位电容阵列和第二高位电容阵列分别包括高三位电容和所述高三位电容中的第三位电容的冗余位电容，
所述模数转换器还包括数据权重平均模块，所述数据权重平均模块连接所述逻辑控制器的输出，并且对所述高三位电容和所述冗余位电容进行采用温度计码编码方式进行控制，
其中，所述噪声整形模块包括第一运算放大器、电容和第二运算放大器，其中，所述第一运算放大器用于将所述模数转换器的第一电容阵列和第二电容阵列的转换完的残差电压采集至所述噪声整形模块的电容上，所述第二运算放大器用于对所述残差电压进行有源积分并且将有源积分后的电压输出至所述比较器中。
2.如权利要求1所述的低功耗逐次逼近型模数转换器，其特征在于，所述第二运算放大器采用电阻来替换电流源作为负载以便在所述第二运算放大器中不使用共模反馈电路。
3.如权利要求1所述的低功耗逐次逼近型模数转换器，其特征在于，所述逐次逼近型模数转换器包括两个工作时钟，其中第一工作时钟用于对输入信号进行采样并且第二工作时钟用于对采样的输入信号进行模数转换，并且在所述逐次逼近型模数转换器的每个周期内，所述第一工作时钟与所述第二工作时钟的高低电平相反。
4.如权利要求3所述的低功耗逐次逼近型模数转换器，其特征在于，所述逻辑控制器包括k个基本单元，其中k为所述逻辑控制器进行异步转换的次数，每个基本单元为动态触发器以便将所述比较器的比较结果尽快输入至所述第一电容阵列和第二电容阵列。
5.如权利要求4所述的低功耗逐次逼近型模数转换器，其特征在于，每个基本单元包括三个串联的MOS晶体管，其中第一MOS晶体管通过所述第二工作时钟来控制导通或断开，第二MOS晶体管通过触发电平时钟来控制导通或断开，第三MOS晶体管通过所述比较器的比较结果来控制导通或断开并且在异步比较器时钟信号为高电平时所述比较器输出比较结果，
其中，在所述第二工作时钟处于高电平状态，触发电平时钟设定为比异步比较器时钟信号提前形成高电平，这样所述第二MOS晶体管比所述第三MOS晶体管提前导通，当所述异步比较器时钟信号的上升沿到来后，所述比较器输出比较结果，并通过比较结果来决定第三MOS晶体管是否导通。
6.如权利要求5所述的低功耗逐次逼近型模数转换器，其特征在于，所述第一MOS晶体管为PMOS晶体管，所述第二MOS晶体管为NMOS晶体管，并且所述第三MOS晶体管为NMOS晶体管，
所述第一MOS晶体管的源极连接供电电压，所述第一MOS晶体管的漏极连接所述第二MOS晶体管的漏极，所述第二MOS晶体管的源极连接所述第三MOS晶体管的漏极，并且所述第三MOS晶体管的源极接地。
7.如权利要求3所述的低功耗逐次逼近型模数转换器，其特征在于，所述数据权重平均模块的指针计算时间设置在当前周期的第一运算放大器建立时间段和下一周期的第二运算放大器建立时间段内完成。
8.如权利要求7所述的低功耗逐次逼近型模数转换器，其特征在于，第一运算放大器建立时间段为：所述第二工作时钟为高电平进行模数转换完成之后且所述第一工作时钟的下个周期的上升沿之前的时间段。
9.如权利要求7或8所述的低功耗逐次逼近型模数转换器，其特征在于，所述第二运算放大器建立时间段为所述第一工作时钟处于高电平的时间段。
10.如权利要求7所述的低功耗逐次逼近型模数转换器，其特征在于，通过增加所述冗余位电容来降低所述第一电容阵列和第二电容阵列中的电容建立时间。
11.如权利要求1所述的低功耗逐次逼近型模数转换器，其特征在于，所述第一运算放大器的正极输入端连接所述第一电容阵列，所述第一运算放大器的负极输入端连接所述第二电容阵列，所述第一运算放大器的负极输出端连接第二开关的一端，并且所述第一运算放大器的正极输出端连接第一开关的一端，第一电容的一端与第一开关的另一端连接，并且第一电容的另一端接地，第二电容的一端与第二开关的另一端连接，并且第二电容的另一端接地，第一开关的另一端与第三开关的一端连接，并且第三开关的另一端连接至第二运算放大器的正极输入端，第二开关的另一端与第四开关的一端连接，并且第四开关的另一端连接至第二运算放大器的负极输入端，第二运算放大器的负极输出端连接至比较器的第二正极输入端，第二运算放大器的正极输出端连接至比较器的第二负极输入端。
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