KR20180072908A - 전류 구동 방식의 아날로그-디지털 컨버터 - Google Patents

전류 구동 방식의 아날로그-디지털 컨버터 Download PDF

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Abstract

아날로그-디지털 컨버터는, 전류구동부와, 비교부와, 그리고 디코더를 포함한다. 전류구동부는, 입력노드와 출력노드 사이에서 배치되며, 입력노드전압에 비해 증가된 출력노드전압을 발생시키는 가산 전류구동부, 및 입력노드전압에 비해 감소된 출력노드전압을 발생시키는 감산 전류구동부를 포함한다. 비교부는, 복수개의 비교기들을 포함한다. 비교기들 각각은, 제1 입력단자에 공통으로 입력되는 출력노드전압과 제2 입력단자에 입력되는 기준전압의 비교 결과를 출력한다. 디코더는, 비교부의 출력데이터를 이진 데이터로 디코딩하여 출력한다.

Description

전류 구동 방식의 아날로그-디지털 컨버터{Current steering analog-digital converter}
본 개시의 여러 실시예들은 아날로그-디지털 컨버터에 관한 것으로서, 특히 전류 구동 방식(current steering)을 이용한 아날로그-디지털 컨버터에 관한 것이다.
아날로그-디지털 컨버터(Analog-to-Digital Converter, ADC)는 아날로그 신호를 디지털 신호로 바꾸어 주는 디지털 하이브리드 모드 시스템의 대표적인 회로이다. 최근 개발되고 있는 통신 시스템, 고속 영상 신호 처리 시스템 등의 응용분야에서 아날로그-디지털 컨버터는 인터페이싱 회로를 구성하는 주요 블록으로 사용되고 있다. 일반적으로 고속 및 고해상도의 아날로그-디지털 컨버터를 구현하기 위해서, 우수한 성능의 전류원과 스위치를 사용하는 전류 구동 방식(current steering)으로 상위 비트 및 하위 비트를 분할하여 사용하는 방식을 채택하고 있다.
본 출원이 해결하고자 하는 과제는, 샘플링 커패시터의 용량을 줄이고 아날로그-디지털 컨버팅에 사용되는 클럭 사이클의 수를 줄일 수 있도록 하는 아날로그-디지털 컨버터를 제공하는 것이다.
본 개시의 일 예에 따른 아날로그-디지털 컨버터는, 전류구동부와, 비교부와, 그리고 디코더를 포함한다. 전류구동부는, 입력노드와 출력노드 사이에서 배치되며, 입력노드전압에 비해 증가된 출력노드전압을 발생시키는 가산 전류구동부, 및 입력노드전압에 비해 감소된 출력노드전압을 발생시키는 감산 전류구동부를 포함한다. 비교부는, 복수개의 비교기들을 포함한다. 비교기들 각각은, 제1 입력단자에 공통으로 입력되는 출력노드전압과 제2 입력단자에 입력되는 기준전압의 비교 결과를 출력한다. 디코더는, 비교부의 출력데이터를 이진 데이터로 디코딩하여 출력한다.
여러 실시예들에 따르면, 샘플링 커패시터의 용량을 줄이고 아날로그-디지털 컨버팅에 사용되는 클럭 사이클의 수를 줄일 수 있다는 이점이 제공된다.
도 1은 본 개시의 일 예에 따른 전류 구동 방식의 아날로그-디지털 컨버터를 나타내 보인 블록도이다.
도 2는 도 1의 아날로그-디지털 컨버터의 샘플링부, 전류 구동부 및 비교부를 나타내 보인 회로도이다.
도 3은 도 2의 비교부를 구성하는 제1 내지 제7 비교기에 인가되는 기준전압들과 이진 출력 데이터 사이의 관계를 사이클 단위로 나타낸 도면이다.
도 4는 본 개시의 일 예에 따른 전류 구동 방식의 아날로그-디지털 컨버터의 LSB 값을 구하는 과정을 설명하기 위해 나타내 보인 도면이다.
도 5 내지 도 7은 본 개시의 일 예에 따른 전류 구동 방식의 아날로그-디지털 컨버터의 미스매치 정정 과정을 설명하기 위해 나타내 보인 도면이다.
도 8은 도 1의 아날로그-디지털 컨버터의 전류 구동부의 다른 예를 설명하기 위해 나타내 보인 회로도이다.
도 9 내지 도 21은 본 개시의 일 예에 따른 아날로그-디지털 컨버터 동작의 일 예를 설명하기 위해 나타내 보인 도면들이다.
도 22 내지 도 35는 본 개시의 일 예에 따른 아날로그-디지털 컨버터 동작의 다른 예를 설명하기 위해 나타내 보인 도면들이다.
본 출원의 예의 기재에서 "제1" 및 "제2"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다. 또한, 어느 부재의 "상"에 위치하거나 "상부", "하부", 또는 "측면"에 위치한다는 기재는 상대적인 위치 관계를 의미하는 것이지 그 부재에 직접 접촉하거나 또는 사이 계면에 다른 부재가 더 도입되는 특정한 경우를 한정하는 것은 아니다. 또한, 어느 한 구성 요소가 다른 구성 요소에 "연결되어 있다"거나 "접속되어 있다"의 기재는, 다른 구성 요소에 전기적 또는 기계적으로 직접 연결되어 있거나 또는 접속되어 있을 수 있으며, 또는, 중간에 다른 별도의 구성 요소들이 개재되어 연결 관계 또는 접속 관계를 구성할 수도 있다.
도 1은 본 개시의 일 예에 따른 전류 구동 방식의 아날로그-디지털 컨버터를 나타내 보인 블록도이다. 도 2는 도 1의 아날로그-디지털 컨버터의 샘플링부, 전류 구동부 및 비교부를 나타내 보인 회로도이다. 그리고 도 3은 도 2의 비교부를 구성하는 제1 내지 제7 비교기에 기준전압들과 출력데이터 사이의 관계를 사이클 단위로 나타낸 도면이다. 이하에서는 아날로그 신호, 예컨대 입력전압(Vin)을 10비트의 디지털 출력신호로 변환하는 경우를 예로 들어 설명하기로 한다. 도 1 및 도 2를 참조하면, 본 예에 따른 전류 구동 방식의 아날로그-디지털 컨버터(100)는, 샘플링 스위칭부(110)와, 샘플링부(120)와, 전류 구동부(130)와, 비교부(140)와, 디코더(150)와, 미스매치 정정 로직(mismatch correction logic)(160)과, 기준전압 발생부(170)와, 스위칭 제어 로직(switching control logic)(180)과, 그리고 클럭 발생부(190)를 포함하여 구성될 수 있다. 일 예에서 미스매치 정정 로직(160)은 생략될 수도 있다. 본 예에 따른 전류 구동 방식의 아날로그-디지털 컨버터(100)에 따르면, 전류 구동 방식을 적용함으로써 샘플링 커패시터의 크기를 줄일 수 있으며, 비교부(140) 내에 복수개의 비교기들을 배치시킴으로써 아날로드-디지털 컨버팅 과정에서의 클럭 사이클의 수가 감소되도록 할 수 있다.
샘플링 스위칭부(110)는, 입력전압(Vin)이 인가되는 단자와 노드A(nodeA) 사이에 배치되는 샘플링 스위치(SW01)로 구성될 수 있다. 샘플링 스위치(SW01)가 닫히면 노드A(nodeA)로 인가되는 입력전압(Vin)이 샘플링부(120)에 의해 샘플링된다. 샘플링부(120)에 의한 샘플링이 이루어지면, 샘플링 스위치(SW01)는 전류 구동 방식의 아날로그-디지털 동작이 완료될 때까지 열린 상태를 유지한다. 샘플링 스위치(SW01)가 열리고 닫히는 동작은 스위칭 제어 로직(180)에 의해 제어될 수 있다.
샘플링부(120)는, 전하 충전(charge integration) 방식을 이용하여 입력전압(Vin)에 대한 샘플링을 수행한다. 샘플링부(120)는 노드A(nodeA)와 그라운드 사이에 배치되는 샘플링 커패시터(122)를 포함할 수 있다. 샘플링 스위칭부(110)의 샘플링 스위치(SW01)가 닫히는 샘플링 단계 동안, 노드A(nodeA)에 인가되는 입력전압(Vin)에 의해 샘플링 커패시터(122)에는 전하 충전이 이루어진다. 샘플링 커패시터(122)의 전하 충전이 완료되고, 샘플링 스위치(SW01)가 열리면, 샘플링 커패시터(122)에 충전된 전하는 노드A(nodeA)를 통해 방전될 수 있다.
전류구동부(130)는, 노드A(nodeA)를 통해 샘플링부(120)의 샘플링 커패시터(122)로부터 공급되는 전하에 일정 크기의 전하를 더하거나 빼서 노드B(nodeB)를 통해 전압 형태로 출력시킨다. 노드A(nodeA) 및 노드B(nodeB)는, 각각 전류구동부(130)의 입력노드 및 출력노드로 작용한다. 전류구동부(130)는, 전압공급단자와 노드B(nodeB) 사이에 배치되는 가산 전류구동부와, 노드B(nodeB)와 그라운드 사이에 배치되는 감산 전류구동부를 포함한다. 가산 전류구동부는, 노드A 전압(이하 입력노드전압)을 일정 크기만큼 증가시킬 수 있다. 즉 가산 전류구동부에 의해 노드B 전압(이하 출력노드전압)은 증가될 수 있다. 감산 전류구동부는, 입력노드전압을 일정 크기만큼 감소시킬 수 있다. 즉 감산 전류구동부에 의해 출력노드전압은 감소될 수 있다. 가산 전류구동부는, 전압공급단자와 노드B(nodeB) 사이에서 병렬로 결합되도록 배치되는 복수개의 가산 전류구동소스들(current steering sources)(211-219)을 포함한다. 가산 전류구동소스들(211-219)은 전압공급단자로부터 노드B(nodeB) 방향으로 전류를 공급한다. 감산 전류구동부는, 노드B(nodeB)와 그라운드 사이에서 상호 병렬로 배치되는 복수개의 감산 전류구동소스들(221-229)을 포함한다. 감산 전류구동소스들(221-229)은 노드B(nodeB)로부터 그라운드 방향으로 전류를 공급한다.
가산 전류구동소스들(211-219)의 각각 및 감산 전류구동소스들(221-229) 각각은 가중된 전류(weighted currents)를 공급할 수 있다. 예컨대 제1 가산 전류구동소스(211) 및 제1 감산 전류구동소스(221)는, 28??Iu의 전류를 공급할 수 있다. 여기서 Iu는 단위전류를 의미한다. 제2 가산 전류구동소스(212) 및 제2 감산 전류구동소스(222)는, 27??Iu의 전류를 공급할 수 있다. 제3 가산 전류구동소스(213) 및 제3 감산 전류구동소스(223)는, 26??Iu의 전류를 공급할 수 있다. 제4 가산 전류구동소스(214) 및 제4 감산 전류구동소스(224)는, 25??Iu의 전류를 공급할 수 있다. 제5 가산 전류구동소스(215) 및 제5 감산 전류구동소스(225)는, 24??Iu의 전류를 공급할 수 있다. 제6 가산 전류구동소스(216) 및 제6 감산 전류구동소스(226)는, 23??Iu의 전류를 공급할 수 있다. 제7 가산 전류구동소스(217) 및 제7 감산 전류구동소스(227)는, 22??Iu의 전류를 공급할 수 있다. 제8 가산 전류구동소스(218) 및 제8 감산 전류구동소스(228)는, 2??Iu의 전류를 공급할 수 있다. 제9 가산 전류구동소스(219) 및 제9 감산 전류구동소스(229)는, Iu의 전류를 공급할 수 있다.
가산 전류구동소스들(211-219)과 노드B(nodeB) 사이에는 복수개의 가산스위치들(SW11-SW19)이 배치된다. 구체적으로 제1 가산 전류구동소스(211)와 노드B(nodeB) 사이에는 제1 가산스위치(SW11)가 배치된다. 제2 가산 전류구동소스(212)와 노드B(nodeB) 사이에는 제2 가산스위치(SW12)가 배치된다. 제3 가산 전류구동소스(213)와 노드B(nodeB) 사이에는 제3 가산스위치(SW13)가 배치된다. 제4 가산 전류구동소스(2141)와 노드B(nodeB) 사이에는 제4 가산스위치(SW14)가 배치된다. 제5 가산 전류구동소스(215)와 노드B(nodeB) 사이에는 제5 가산스위치(SW15)가 배치된다. 제6 가산 전류구동소스(216)와 노드B(nodeB) 사이에는 제6 가산스위치(SW16)가 배치된다. 제7 가산 전류구동소스(217)와 노드B(nodeB) 사이에는 제7 가산스위치(SW17)가 배치된다. 제8 가산 전류구동소스(218)와 노드B(nodeB) 사이에는 제8 가산스위치(SW18)가 배치된다. 제9 가산 전류구동소스(219)와 노드B(nodeB) 사이에는 제9 가산스위치(SW19)가 배치된다.
노드B(nodeB)와 감산 전류구동소스들(221-229) 사이에는 복수개의 감산스위치들(SW21-SW29)이 배치된다. 구체적으로 노드B(nodeB)와 제1 감산 전류구동소스(221) 사이에는 제1 감산스위치(SW21)가 배치된다. 노드B(nodeB)와 제2 감산 전류구동소스(222) 사이에는 제2 감산스위치(SW22)가 배치된다. 노드B(nodeB)와 제3 감산 전류구동소스(223) 사이에는 제3 감산스위치(SW23)가 배치된다. 노드B(nodeB)와 제4 감산 전류구동소스(224) 사이에는 제4 감산스위치(SW24)가 배치된다. 노드B(nodeB)와 제5 감산 전류구동소스(225) 사이에는 제5 감산스위치(SW25)가 배치된다. 노드B(nodeB)와 제6 감산 전류구동소스(226) 사이에는 제6 감산스위치(SW26)가 배치된다. 노드B(nodeB)와 제7 감산 전류구동소스(227) 사이에는 제7 감산스위치(SW27)가 배치된다. 노드B(nodeB)와 제8 감산 전류구동소스(228) 사이에는 제8 감산스위치(SW28)가 배치된다. 노드B(nodeB)와 제9 감산 전류구동소스(229) 사이에는 제9 감산스위치(SW21)가 배치된다.
예컨대 제8 및 제9 가산스위치들(SW18, SW19)이 닫히는 경우, 출력노드전압(VnodeB1)은, 입력노드전압(VnodeA)에 제8 및 제9 가산 전류구동소스들(218, 219)로부터 공급되는 전류들에 의한 전압들이 더해지는 값을 가지며 아래의 식 (1)로 나타낼 수 있다. 반면에 제8 및 제9 감산스위치들(SW28, SW29)이 닫히는 경우, 출력노드전압(VnodeB2)은, 입력노드전압(VnodeA)에 제8 및 제9 감산 전류구동소스들(228, 229)로부터 공급되는 전류들에 의한 전압들이 차감되는 값을 가지며 아래의 식 (2)로 나타낼 수 있다.
VnodeB1=VnodeA + (t??2Iu/Cs) + (t??Iu/Cs) ..........식 (1)
VnodeB2=VnodeA - (t??2Iu/Cs) - (t??Iu/Cs) ..........식 (2)
식 (1) 및 식 (2)에서 t는, 제8 및 제9 가산 전류구동소스들(218, 219)과 제8 및 제9 감산 전류구동소스들(228, 229)로부터 전류가 공급되는 시간을 나타내며, Cs는 샘플링 커패시터(122)의 커패시턴스를 나타낸다. 즉 가산 전류구동소스들(211-219) 중 일부가 노드B(nodeB)에 일정 시간만큼 단락되는 경우, 단락되기 전의 출력노드전압보다 단락되는 가산 전류구동소스들에 의한 전압만큼 증가된 출력노드전압을 나타낸다. 반면에 감산 전류구동소스들(221-229)이 노드B(nodeB)에 일정 시간만큼 단락되는 경우, 단락되기 전의 출력노드전압보다 단락되는 감산 전류구동소스들에 의한 전압만큼 감소된 출력노드전압을 나타낸다. 가산스위치들(SW11-SW19) 각각의 스위칭 동작과, 감산스위치들(SW21-SW29) 각각의 스위칭 동작은, 스위칭 제어 로직(180)에 의해 제어된다.
비교부(140)는, 노드B(nodeB)에 인가되는 출력노드전압을 기준전압들과 비교하여 비교기 출력신호들(Cout[0:6])을 발생시킨다. 비교기 출력신호들(Cout[0:6])는 디코더(150) 및 스위칭 제어 로직(180)에 각각 입력된다. 비교부(140)는, 중간 비교기인 제4 비교기(144)를 중심으로 대칭되게 배치되는 상위 비교기들(141-143) 및 하위 비교기들(145-147)을 포함한다. 일 예에서 상위 비교기들(141-143)은, 제1 비교기(141), 제2 비교기(142), 및 제3 비교기(143)를 포함할 수 있다. 하위 비교기들(145-147)은, 제5 비교기(145), 제6 비교기(146), 및 제7 비교기(147)를 포함할 수 있다. 제1 내지 제7 비교기(141-147) 각각의 제1 입력단자는 노드B(nodeB)에 공통으로 결합된다. 따라서 제1 내지 제7 비교기(141-147) 각각의 제1 입력단자를 통해 출력노드전압이 입력된다. 중간 비교기인 제4 비교기(144)의 제2 입력단자에는 기준 중간 전압(Vcm)이 입력된다. 제1 내지 제3 비교기(141-143)와 제5 내지 제7 비교기(143-147)의 제2 입력단자에는, 3개의 기준전압들 중 하나가 입력된다. 입력되는 기준전압은, 3개의 스위치들의 스위칭 동작을 통해 선택될 수 있다.
제1 내지 제3 비교기(141-143)와 제5 내지 제7 비교기(145-147)는, 각각 제1 입력단자를 통해 입력되는 출력노드전압과 제2 입력단자를 통해 입력되는 기준전압을 비교한 후, 출력노드전압이 기준전압보다 크면 이진 데이터 "1"을 출력하고, 출력노드전압이 기준전압보다 작으면 이진 데이터 "0"을 출력한다. 마찬가지로 제4 비교기(144)도, 제1 입력단자를 통해 입력되는 출력노드전압과 제2 입력단자를 통해 입력되는 기준 중간 전압(Vcm)을 비교한 후, 출력노드전압이 기준 중간 전압(Vcm)보다 크면 이진 데이터 "1"을 출력하고, 출력노드전압이 기준 중간 전압(Vcm)보다 작으면 이진 데이터 "0"을 출력한다. 이에 따라 제1 내지 제7 비교기들(141-147)로부터 출력되는 비교기 출력신호들(Cout[0:6])은 7비트의 이진 데이터로 구성된다.
제1 비교기(141)의 제2 입력단자에는 제1 그룹의 제1 스위치(SW31)를 통해 제1 그룹의 제1 기준전압(Vref11)이 인가되거나, 제2 그룹의 제1 스위치(SW41)를 통해 제2 그룹의 제1 기준전압(Vref21)이 인가되거나, 또는 제3 그룹의 제1 스위치(SW51)를 통해 제3 그룹의 제1 기준전압(Vref31)이 인가된다. 제2 비교기(142)의 제2 입력단자에는 제1 그룹의 제2 스위치(SW32)를 통해 제1 그룹의 제2 기준전압(Vref12)이 인가되거나, 제2 그룹의 제2 스위치(SW42)를 통해 제2 그룹의 제2 기준전압(Vref22)이 인가되거나, 또는 제3 그룹의 제2 스위치(SW52)를 통해 제3 그룹의 제2 기준전압(Vref32)이 인가된다. 제3 비교기(143)의 제2 입력단자에는 제1 그룹의 제3 스위치(SW33)를 통해 제1 그룹의 제3 기준전압(Vref13)이 인가되거나, 제2 그룹의 제3 스위치(SW43)를 통해 제2 그룹의 제3 기준전압(Vref23)이 인가되거나, 또는 제3 그룹의 제3 스위치(SW53)를 통해 제3 그룹의 제3 기준전압(Vref33)이 인가된다.
제5 비교기(145)의 제2 입력단자에는 제1 그룹의 제4 스위치(SW34)를 통해 제1 그룹의 제4 기준전압(Vref14)이 인가되거나, 제2 그룹의 제4 스위치(SW44)를 통해 제2 그룹의 제4 기준전압(Vref24)이 인가되거나, 또는 제3 그룹의 제4 스위치(SW54)를 통해 제3 그룹의 제4 기준전압(Vref34)이 인가된다. 제6 비교기(146)의 제2 입력단자에는 제1 그룹의 제5 스위치(SW35)를 통해 제1 그룹의 제5 기준전압(Vref15)이 인가되거나, 제2 그룹의 제5 스위치(SW45)를 통해 제2 그룹의 제5 기준전압(Vref25)이 인가되거나, 또는 제3 그룹의 제5 스위치(SW55)를 통해 제3 그룹의 제5 기준전압(Vref35)이 인가된다. 제7 비교기(147)의 제2 입력단자에는 제1 그룹의 제6 스위치(SW36)를 통해 제1 그룹의 제6 기준전압(Vref16)이 인가되거나, 제2 그룹의 제6 스위치(SW46)를 통해 제2 그룹의 제6 기준전압(Vref26)이 인가되거나, 또는 제3 그룹의 제6 스위치(SW56)를 통해 제3 그룹의 제1 기준전압(Vref36)이 인가된다.
제1 내지 제7 비교기들(141-147)의 동작은 사이클 단위로 수행된다. 제1 사이클(cycle 1)에서는 제1 그룹의 제1 내지 제6 스위치들(SW31-SW36)이 모두 닫히고 제2 그룹의 제1 내지 제6 스위치들(SW41-SW46) 및 제3 그룹의 제1 내지 제6 스위치들(SW51-SW56)은 모두 열린 상태를 유지한다. 이와 같은 동작에 의해, 제1 사이클 동안 10비트의 디지털 출력데이터의 첫번째 비트, 즉 MSB(Most Significant Bit)부터 세번째 비트까지의 값들에 대응되는 비교기 출력신호(Cout[0:6])가 추출된다. 제2 사이클(cycle 2)에서는 제2 그룹의 제1 내지 제6 스위치들(SW41-SW46)이 모두 닫히고 제1 그룹의 제1 내지 제6 스위치들(SW31-SW36) 및 제3 그룹의 제1 내지 제6 스위치들(SW51-SW56)은 모두 열린 상태를 유지한다. 이와 같은 동작에 의해, 제2 사이클 동안 10비트의 디지털 출력데이터의 네번째 비트부터 여섯번째 비트까지의 값들에 대응되는 비교기 출력신호(Cout[0:6])가 추출된다. 제3 사이클에서는 제3 그룹의 제1 내지 제6 스위치들(SW51-SW56)이 모두 닫히고, 제1 그룹의 제1 내지 제6 스위치들(SW31-SW36) 및 제2 그룹의 제1 내지 제6 스위치들(SW41-SW46)은 모두 열린 상태를 유지한다. 이와 같은 동작에 의해, 제3 사이클 동안 10비트의 디지털 출력데이터의 일곱번째 비트부터 열번째 비트, 즉 LSB(Least Significant Bit)까지의 값들에 대응되는 비교기 출력신호(Cout[0:6])가 추출된다.
제1 사이클(cycle 1) 동안 제1 그룹의 제1 내지 제6 스위치들(SW31-SW36)이 선택적으로 닫힘에 따라, 도 3에 나타낸 바와 같이, 제1 내지 제7 비교기들(141-147)의 기준전압으로서, 제1 그룹의 제1 내지 제3 기준전압(Vref11-Vref13), 기준 중간전압(Vcm), 및 제1 그룹의 제4 내지 제6 기준전압(Vref14-Vref16)이 사용된다. 일 예에서 제1 그룹의 제1 기준전압(Vref11)부터 제2 기준전압(Vref12), 제3 기준전압(Vref13), 기준 중간전압(Vcm), 제4 기준전압(Vref14), 제5 기준전압(Vref15), 및 제6 기준전압(Vref16)은, 제1 사이클(cycle 1)의 전압 구간인 최대기준전압(Vref, max)과 그라운드 전압(0V) 사이를 8등분하는 값들 중 순차적으로 큰 값에서 작은 값을 갖는다. 최대기준전압(Vref)은, 아날로그-디지털 컨버터의 입력전압(Vin) 처리 범위에 따라 적절하게 결정될 수 있다. 일 예에서 제1 그룹의 기준전압들 중 제1 기준전압(Vref11)은 (7/8)??Vref의 값을 갖고, 제2 기준전압(Vref12)은 (6/8)??Vref의 값을 갖고, 제3 기준전압(Vref13)은 (5/8)??Vref의 값을 갖고, 기준 중간전압(Vcm)은 (4/8)??Vref의 값을 갖고, 제4 기준전압(Vref14)은 (3/8)??Vref의 값을 갖고, 제5 기준전압(Vref15)은 (2/8)??Vref의 값을 가지며, 그리고 제6 기준전압(Vref16)은 (1/8)??Vref의 값을 갖는다.
제1 사이클(cycle 1) 구간에서, 그라운드 전압(0V)과 최대기준전압(Vref) 사이로 제1 그룹의 제1 기준전압(Vref11), 제2 기준전압(Vref12), 제3 기준전압(Vref13), 기준 중간전압(Vcm), 제4 기준전압(Vref14), 제5 기준전압(Vref15), 및 제6 기준전압(Vref16)에 의해 구분되는 8개의 제1 전압구간들이 존재한다. 제1 기준전압(Vref11)과 최대기준전압(Vref) 사이의 제1 전압구간(311)은, 제1 내지 제7 비교기(141-147)의 제1 입력단자로 입력되는 출력노드전압이 제2 입력단자로 입력되는 제1 그룹의 기준전압들(Vref11-Vref13, Vcm, Vref14-Vref16)보다 더 큰 경우이다. 이 경우 제1 내지 제7 비교기(141-147)로부터 출력되는 비교기 출력신호(Cout[0:6])는 "1111111"이 된다. 제1 기준전압(Vref11)과 제2 기준전압(Vref12) 사이의 제1 전압구간(312)은, 제1 내지 제7 비교기(141-147)의 제1 입력단자로 입력되는 출력노드전압이 제2 입력단자로 입력되는 제1 그룹의 제1 기준전압(Vref11)보다는 작고, 나머지 기준전압들(Vref12, Vref13, Vcm, Vref14-Vref16)보다 더 큰 경우이다. 이 경우 제1 내지 제7 비교기(141-147)로부터 출력되는 비교기 출력신호(Cout[0:6])는 "0111111"이 된다.
제2 기준전압(Vref12)과 제3 기준전압(Vref13) 사이의 제1 전압구간(313)은, 제1 내지 제7 비교기(141-147)의 제1 입력단자로 입력되는 출력노드전압이 제2 입력단자로 입력되는 제1 그룹의 제1 및 제2 기준전압들(Vref11, Vref12)보다는 작고, 나머지 기준전압들(Vref13, Vcm, Vref14-Vref16)보다 더 큰 경우이다. 이 경우 제1 내지 제7 비교기(141-147)로부터 출력되는 비교기 출력신호(Cout[0:6])는 "0011111"이 된다. 제3 기준전압(Vref13)과 기준 중간전압(Vcm) 사이의 제1 전압구간(314)은, 제1 내지 제7 비교기(141-147)의 제1 입력단자로 입력되는 출력노드전압이 제2 입력단자로 입력되는 제1 그룹의 제1 내지 제3 기준전압들(Vref11-Vref13)보다는 작고, 나머지 기준전압들(Vcm, Vref14-Vref16)보다 더 큰 경우이다. 이 경우 제1 내지 제7 비교기(141-147)로부터 출력되는 비교기 출력신호(Cout[0:6])는 "0001111"이 된다.
기준 중간전압(Vcm)과 제4 기준전압(Vref14) 사이의 제1 전압구간(315)은, 제1 내지 제7 비교기(141-147)의 제1 입력단자로 입력되는 출력노드전압이 제2 입력단자로 입력되는 제1 그룹의 제1 내지 제2 기준전압들(Vref11-Vref13) 및 기준 중간전압(Vcm)보다는 작고, 나머지 기준전압들(Vref14-Vref16)보다 더 큰 경우이다. 이 경우 제1 내지 제7 비교기(141-147)로부터 출력되는 비교기 출력신호(Cout[0:6])는 "0000111"이 된다. 제4 기준전압(Vref14)과 제5 기준전압(Vref15) 사이의 제1 전압구간(316)은, 제1 내지 제7 비교기(141-147)의 제1 입력단자로 입력되는 출력노드전압이 제2 입력단자로 입력되는 제1 그룹의 제1 내지 제3 기준전압들(Vref11-Vref13), 기준 중간전압(Vcm), 및 제4 기준전압(Vref14)보다는 작고, 나머지 기준전압들(Vref15-Vref16)보다 더 큰 경우이다. 이 경우 제1 내지 제7 비교기(141-147)로부터 출력되는 비교기 출력신호(Cout[0:6])는 "0000011"이 된다.
제5 기준전압(Vref15)과 제6 기준전압(Vref16) 사이의 제1 전압구간(317)은, 제1 내지 제7 비교기(141-147)의 제1 입력단자로 입력되는 출력노드전압이 제2 입력단자로 입력되는 제1 그룹의 제1 내지 제3 기준전압들(Vref11-Vref13), 기준 중간전압(Vcm), 및 제4 내지 제5 기준전압들(Vref14, Vref15)보다는 작고, 나머지 기준전압(Vref16)보다 더 큰 경우이다. 이 경우 제1 내지 제7 비교기(141-147)로부터 출력되는 비교기 출력신호(Cout[0:6])는 "0000001"이 된다. 제6 기준전압(Vref16)과 그라운드 전압(0V) 사이의 제1 전압구간(318)은, 제1 내지 제7 비교기(141-147)의 제1 입력단자로 입력되는 출력노드전압이 제2 입력단자로 입력되는 제1 그룹의 제1 내지 제3 기준전압들(Vref11-Vref13), 기준 중간전압(Vcm), 및 제4 내지 제6 기준전압들(Vref14-Vref16)보다는 작고, 그라운드 전압(0V)보다 더 큰 경우이다. 이 경우 제1 내지 제7 비교기(141-147)로부터 출력되는 비교기 출력신호(Cout[0:6])는 "0000000"이 된다.
제2 사이클(cycle 2) 동안에는 제2 그룹의 제1 내지 제6 스위치들(SW41-SW46)이 선택적으로 닫힘에 따라, 제1 내지 제7 비교기들(141-147)의 기준전압으로서, 제2 그룹의 제1 내지 제3 기준전압(Vref21-Vref23), 기준 중간전압(Vcm), 및 제2 그룹의 제4 내지 제6 기준전압(Vref24-Vref26)이 사용된다. 일 예에서 제2 그룹의 제1 기준전압(Vref21), 제2 기준전압(Vref22), 제3 기준전압(Vref23), 기준 중간전압(Vcm), 제4 기준전압(Vref24), 제5 기준전압(Vref25), 및 제6 기준전압(Vref26)은, 제2 사이클(cycle 2)에서의 전압 구간인 제1 최대기준전압(Vref, max1)과 제1 최소기준전압(Vref, min1) 사이를 8등분하는 값들 중 순차적으로 큰 값에서 작은 값을 갖는다. 제1 최대기준전압(Vref, max1)은, 제1 사이클(cycle 1)의 제1 전압구간들 중 제3 기준전압(Vref13)과 기준 중간전압(Vcm) 사이의 제1 구간(314)의 중간값을 갖는다. 이에 따라 제1 최대기준전압(Vref, max1)은, (9/16)??Vref(=(72/128)??Vref)가 된다. 제1 최소기준전압(Vref, min1)은, 제1 사이클(cycle 1)의 제1 전압구간들 중 기준 중간전압(Vcm)과 제4 기준전압(Vref14) 사이의 제1 구간(315)의 중간값을 갖는다. 이에 따라 제1 최소기준전압(Vref, min1)은, (7/16)??Vref(=(56/128)??Vref)가 된다.
이와 같이 제2 사이클(cycle 2)에서의 제1 최대기준전압(Vref, max1)((9/16)??Vref)과 제1 최소기준전압(Vref, min1)((7/16)??Vref) 사이의 전체 전압구간은, 기준 중간전압(Vcm)을 중심으로 제1 사이클(cycle 1)에서의 (4.5/8)??Vref(=(9/16)??Vref)와 (3.5/8)??Vref(=(7/16)??Vref) 사이의 구간을 보다 세분화한 구간이다. 또한 제2 사이클(cycle 2)에서의 기준 중간전압(Vcm)의 크기는 제1 사이클(cycle 1)에서의 기준 중간전압(Vcm)의 크기와 동일하다. 일 예에서 제2 그룹의 기준전압들 중 제1 기준전압(Vref21)은 (70/128)??Vref(=(8.75/16)??Vref)의 값을 갖고, 제2 기준전압(Vref22)은 (68/128)??Vref(=(8.5/16)??Vref)의 값을 갖고, 제3 기준전압(Vref23)은 (66/128)??Vref(=(8.25/16)??Vref)의 값을 갖고, 기준 중간전압(Vcm)은 (64/128)??Vref(=(8/16)??Vref)의 값을 갖고, 제4 기준전압(Vref24)은 (62/128)??Vref(=(7.75/16)??Vref)의 값을 갖고, 제5 기준전압(Vref25)은 (60/128)??Vref(=(7.5/16)??Vref)의 값을 가지며, 그리고 제6 기준전압(Vref26)은 (58/128)??Vref(=(7.25/16)??Vref)의 값을 갖는다.
제2 사이클(cycle 2) 구간에서도, 제1 최대기준전압(Vref,max1)과 제1 최소기준전압(Vref,min1) 사이로 제2 그룹의 제1 기준전압(Vref21), 제2 기준전압(Vref22), 제3 기준전압(Vref23), 기준 중간전압(Vcm), 제4 기준전압(Vref24), 제5 기준전압(Vref25), 및 제6 기준전압(Vref26) 각각에 의해 구분되는 8개의 제2 전압구간들(321-328)이 존재한다. 제1 최대기준전압(Vref,max1)과 제1 기준전압(Vref21) 사이의 제2 전압구간(321)은, 제1 내지 제7 비교기(141-147)의 제1 입력단자로 입력되는 출력노드전압이 제2 입력단자로 입력되는 제2 그룹의 기준전압들(Vref21-Vref23, Vcm, Vref24-Vref26)보다 더 큰 경우이다. 이 경우 제1 내지 제7 비교기(141-147)로부터 출력되는 비교기 출력신호(Cout[0:6])는 "1111111"이 된다. 제1 기준전압(Vref21)과 제2 기준전압(Vref22) 사이의 제2 전압구간(322)은, 제1 내지 제7 비교기(141-147)의 제1 입력단자로 입력되는 출력노드전압이 제2 입력단자로 입력되는 제2 그룹의 제1 기준전압(Vref21)보다는 작고, 나머지 기준전압들(Vref22, Vref23, Vcm, Vref24-Vref26)보다 더 큰 경우이다. 이 경우 제1 내지 제7 비교기(141-147)로부터 출력되는 비교기 출력신호(Cout[0:6])는 "0111111"이 된다.
제2 기준전압(Vref22)과 제3 기준전압(Vref23) 사이의 제2 전압구간(323)은, 제1 내지 제7 비교기(141-147)의 제1 입력단자로 입력되는 출력노드전압이 제2 입력단자로 입력되는 제2 그룹의 제1 및 제2 기준전압들(Vref21, Vref22)보다는 작고, 나머지 기준전압들(Vref23, Vcm, Vref24-Vref26)보다 더 큰 경우이다. 이 경우 제1 내지 제7 비교기(141-147)로부터 출력되는 비교기 출력신호(Cout[0:6])는 "0011111"이 된다. 제3 기준전압(Vref23)과 기준 중간전압(Vcm) 사이의 제2 전압구간(324)은, 제1 내지 제7 비교기(141-147)의 제1 입력단자로 입력되는 출력노드전압이 제2 입력단자로 입력되는 제2 그룹의 제1 내지 제3 기준전압들(Vref21-Vref23)보다는 작고, 나머지 기준전압들(Vcm, Vref24-Vref26)보다 더 큰 경우이다. 이 경우 제1 내지 제7 비교기(141-147)로부터 출력되는 비교기 출력신호(Cout[0:6])는 "0001111"이 된다.
기준 중간전압(Vcm)과 제4 기준전압(Vref24) 사이의 제2 전압구간(325)은, 제1 내지 제7 비교기(141-147)의 제1 입력단자로 입력되는 출력노드전압이 제2 입력단자로 입력되는 제2 그룹의 제1 내지 제2 기준전압들(Vref21-Vref23) 및 기준 중간전압(Vcm)보다는 작고, 나머지 기준전압들(Vref24-Vref26)보다 더 큰 경우이다. 이 경우 제1 내지 제7 비교기(141-147)로부터 출력되는 비교기 출력신호(Cout[0:6])는 "0000111"이 된다. 제4 기준전압(Vref24)과 제5 기준전압(Vref25) 사이의 제2 전압구간(326)은, 제1 내지 제7 비교기(141-147)의 제1 입력단자로 입력되는 출력노드전압이 제2 입력단자로 입력되는 제2 그룹의 제1 내지 제3 기준전압들(Vref21-Vref23), 기준 중간전압(Vcm), 및 제4 기준전압(Vref24)보다는 작고, 나머지 기준전압들(Vref25-Vref26)보다 더 큰 경우이다. 이 경우 제1 내지 제7 비교기(141-147)로부터 출력되는 비교기 출력신호(Cout[0:6])는 "0000011"이 된다.
제5 기준전압(Vref25)과 제6 기준전압(Vref26) 사이의 제2 전압구간(327)은, 제1 내지 제7 비교기(141-147)의 제1 입력단자로 입력되는 출력노드전압이 제2 입력단자로 입력되는 제2 그룹의 제1 내지 제3 기준전압들(Vref21-Vref23), 기준 중간전압(Vcm), 및 제4 내지 제5 기준전압들(Vref24, Vref25)보다는 작고, 나머지 기준전압(Vref26)보다 더 큰 경우이다. 이 경우 제1 내지 제7 비교기(141-147)로부터 출력되는 비교기 출력신호(Cout[0:6])는 "0000001"이 된다. 제6 기준전압(Vref16)과 그라운드 전압(0V) 사이의 제2 전압구간(328)은, 제1 내지 제7 비교기(141-147)의 제1 입력단자로 입력되는 출력노드전압이 제2 입력단자로 입력되는 제2 그룹의 제1 내지 제3 기준전압들(Vref21-Vref23), 기준 중간전압(Vcm), 및 제4 내지 제6 기준전압들(Vref24-Vref26)보다는 작고, 그라운드 전압(0V)보다 더 큰 경우이다. 이 경우 제1 내지 제7 비교기(141-147)로부터 출력되는 비교기 출력신호(Cout[0:6])는 "0000000"이 된다.
제3 사이클(cycle 3) 동안에는 제3 그룹의 제1 내지 제6 스위치들(SW51-SW56)이 선택적으로 닫힘에 따라, 제1 내지 제7 비교기들(141-147)의 기준전압으로서, 제3 그룹의 제1 내지 제3 기준전압(Vref31-Vref33), 기준 중간전압(Vcm), 및 제3 그룹의 제4 내지 제6 기준전압(Vref34-Vref36)이 사용된다. 일 예에서 제3 그룹의 제1 기준전압(Vref31), 제2 기준전압(Vref32), 제3 기준전압(Vref33), 기준 중간전압(Vcm), 제4 기준전압(Vref34), 제5 기준전압(Vref35), 및 제6 기준전압(Vref36)은, 제3 사이클(cycle 3)에서의 전압 구간인 제2 최대기준전압(Vref,max2)과 제2 최소기준전압(Vref,min2) 사이를 8등분하는 값들 중 순차적으로 큰 값에서 작은 값을 갖는다. 제2 최대기준전압(Vref, max2)은, 제2 사이클(cycle 2)의 제1 전압구간들 중 제3 기준전압(Vref23)과 기준 중간전압(Vcm) 사이의 제2 구간(324)의 중간값을 갖는다. 이에 따라 제2 최대기준전압(Vref,max2)은, (65/128)??Vref(=(520/1024)??Vref)가 된다. 제2 최소기준전압(Vref,min2)은, 제2 사이클(cycle 2)의 제1 전압구간들 중 기준 중간전압(Vcm)과 제4 기준전압(Vref24) 사이의 제2 구간(325)의 중간값을 갖는다. 이에 따라 제2 최소기준전압(Vref,min2)은, (63/128)??Vref(=(504/1024)??Vref)가 된다.
이와 같이 제3 사이클(cycle 3)에서의 제2 최대기준전압(Vref, max2)((65/128)??Vref)과 제2 최소기준전압(Vref,min2)((63/128)??Vref) 사이의 전체 전압구간은, 기준 중간전압(Vcm)을 중심으로 제2 사이클(cycle 2)에서의 (8.125/16)??Vref(=(65/128)??Vref)와 (7.875/16)??Vref(=(63/128)??Vref) 사이의 구간을 보다 세분화한 구간이다. 또한 제3 사이클(cycle 3)에서의 기준 중간전압(Vcm)의 크기는 제1 사이클(cycle 1) 및 제2 사이클(cycle 2)에서의 기준 중간전압(Vcm)의 크기와 동일하다. 일 예에서 제3 그룹의 기준전압들 중 제1 기준전압(Vref31)은 (518/1024)??Vref(=(64.75/128)??Vref)의 값을 갖고, 제2 기준전압(Vref32)은 (516/1024)??Vref(=(64.5/128)??Vref)의 값을 갖고, 제3 기준전압(Vref33)은 (514/1024)??Vref(=(64.25/128)??Vref)의 값을 갖고, 기준 중간전압(Vcm)은 (512/1024)??Vref(=(64/128)??Vref)의 값을 갖고, 제4 기준전압(Vref34)은 (510/1024)??Vref(=(63.75/128)??Vref)의 값을 갖고, 제5 기준전압(Vref35)은 (508/1024)??Vref(=(63.5/1286)??Vref)의 값을 가지며, 그리고 제6 기준전압(Vref36)은 (506/1024)??Vref(=(63.25/128)??Vref)의 값을 갖는다.
제3 사이클(cycle 3) 구간에서도, 제2 최대기준전압(Vref,max2)과 제2 최소기준전압(Vref,min2) 사이로 제3 그룹의 제1 기준전압(Vref31), 제2 기준전압(Vref32), 제3 기준전압(Vref33), 기준 중간전압(Vcm), 제4 기준전압(Vref34), 제5 기준전압(Vref35), 및 제6 기준전압(Vref36) 각각에 의해 구분되는 8개의 제3 전압구간들(331-338)이 존재한다. 제2 최대기준전압(Vref,max2)과 제1 기준전압(Vref31) 사이의 제3 전압구간(331)은, 제1 내지 제7 비교기(141-147)의 제1 입력단자로 입력되는 출력노드전압이 제2 입력단자로 입력되는 제3 그룹의 기준전압들(Vref31-Vref33, Vcm, Vref34-Vref36)보다 더 큰 경우이다. 이 경우 제1 내지 제7 비교기(141-147)로부터 출력되는 비교기 출력신호(Cout[0:6])는 "1111111"이 된다. 제1 기준전압(Vref31)과 제2 기준전압(Vref32) 사이의 제3 전압구간(332)은, 제1 내지 제7 비교기(141-147)의 제1 입력단자로 입력되는 출력노드전압이 제2 입력단자로 입력되는 제3 그룹의 제1 기준전압(Vref31)보다는 작고, 나머지 기준전압들(Vref32, Vref33, Vcm, Vref34-Vref36)보다 더 큰 경우이다. 이 경우 제1 내지 제7 비교기(141-147)로부터 출력되는 비교기 출력신호(Cout[0:6])는 "0111111"이 된다.
제2 기준전압(Vref32)과 제3 기준전압(Vref33) 사이의 제3 전압구간(333)은, 제1 내지 제7 비교기(141-147)의 제1 입력단자로 입력되는 출력노드전압이 제2 입력단자로 입력되는 제3 그룹의 제1 및 제2 기준전압들(Vref31, Vref32)보다는 작고, 나머지 기준전압들(Vref33, Vcm, Vref34-Vref36)보다 더 큰 경우이다. 이 경우 제1 내지 제7 비교기(141-147)로부터 출력되는 비교기 출력신호(Cout[0:6])는 "0011111"이 된다. 제3 기준전압(Vref33)과 기준 중간전압(Vcm) 사이의 제3 전압구간(334)은, 제1 내지 제7 비교기(141-147)의 제1 입력단자로 입력되는 출력노드전압이 제2 입력단자로 입력되는 제3 그룹의 제1 내지 제3 기준전압들(Vref31-Vref33)보다는 작고, 나머지 기준전압들(Vcm, Vref34-Vref36)보다 더 큰 경우이다. 이 경우 제1 내지 제7 비교기(141-147)로부터 출력되는 비교기 출력신호(Cout[0:6])는 "0001111"이 된다.
기준 중간전압(Vcm)과 제4 기준전압(Vref34) 사이의 제3 전압구간(335)은, 제1 내지 제7 비교기(141-147)의 제1 입력단자로 입력되는 출력노드전압이 제2 입력단자로 입력되는 제3 그룹의 제1 내지 제2 기준전압들(Vref31-Vref33) 및 기준 중간전압(Vcm)보다는 작고, 나머지 기준전압들(Vref34-Vref36)보다 더 큰 경우이다. 이 경우 제1 내지 제7 비교기(141-147)로부터 출력되는 비교기 출력신호(Cout[0:6])는 "0000111"이 된다. 제4 기준전압(Vref34)과 제5 기준전압(Vref35) 사이의 제3 전압구간(336)은, 제1 내지 제7 비교기(141-147)의 제1 입력단자로 입력되는 출력노드전압이 제2 입력단자로 입력되는 제3 그룹의 제1 내지 제3 기준전압들(Vref31-Vref33), 기준 중간전압(Vcm), 및 제4 기준전압(Vref34)보다는 작고, 나머지 기준전압들(Vref35-Vref36)보다 더 큰 경우이다. 이 경우 제1 내지 제7 비교기(141-147)로부터 출력되는 비교기 출력신호(Cout[0:6])는 "0000011"이 된다.
제5 기준전압(Vref35)과 제6 기준전압(Vref36) 사이의 제3 전압구간(337)은, 제1 내지 제7 비교기(141-147)의 제1 입력단자로 입력되는 출력노드전압이 제2 입력단자로 입력되는 제3 그룹의 제1 내지 제3 기준전압들(Vref31-Vref33), 기준 중간전압(Vcm), 및 제4 내지 제5 기준전압들(Vref34, Vref35)보다는 작고, 나머지 기준전압(Vref36)보다 더 큰 경우이다. 이 경우 제1 내지 제7 비교기(141-147)로부터 출력되는 비교기 출력신호(Cout[0:6])는 "0000001"이 된다. 제6 기준전압(Vref36)과 제2 최소기준전압(Vref,min2) 사이의 제3 전압구간(338)은, 제1 내지 제7 비교기(141-147)의 제1 입력단자로 입력되는 출력노드전압이 제2 입력단자로 입력되는 제3 그룹의 제1 내지 제3 기준전압들(Vref31-Vref33), 기준 중간전압(Vcm), 및 제4 내지 제6 기준전압들(Vref34-Vref36)보다는 작고, 그라운드 전압(0V)보다 더 큰 경우이다. 이 경우 제1 내지 제7 비교기(141-147)로부터 출력되는 비교기 출력신호(Cout[0:6])는 "0000000"이 된다.
디코더(150)는, 비교기 출력신호들(Cout[0:6])에 응답하여 디코딩 과정을 수행하고 그 결과를 이진 데이터로 출력시킨다. 디코더(150)는, 제1 사이클(cycle 1) 동안, 즉 출력노드전압이 입력전압(Vin)과 동일한 크기의 제1 출력노드전압인 제1 단계와, 출력노드전압이 제1 출력노드전압에 비해 감소(또는 증가)된 제2 출력노드전압인 제2 단계에, 각각 비교기 출력신호들(Cout[0:6])에 대한 제1 및 제2 이진 출력 데이터를 발생시킨다. 디코더(150)는, 제2 사이클(cycle 2) 동안, 즉 출력노드전압이 제2 출력노드전압인 제2 단계와, 출력노드전압이 제2 출력노드전압에 비해 증가(또는 감소)된 제3 출력노드전압인 제3 단계에, 각각 비교기 출력신호들(Cout[0:6])에 대한 제3 및 제4 이진 출력 데이터를 발생시킨다. 디코더(150)는, 제3 사이클(cycle 3) 동안, 즉 출력노드전압이 제3 출력노드전압인 제3 단계와, 출력노드전압이 제3 출력노드전압에 비해 감소(또는 증가)된 제3 출력노드전압인 제4 단계에, 각각 비교기 출력신호들(Cout[0:6])에 대한 제5 및 제6 이진 출력 데이터를 발생시킨다. 이중 디지털 출력 데이터에는 제1 이진 출력 데이터, 제3 이진 출력 데이터, 및 제5 이진 출력 데이터가 포함된다.
일 예에서 비교기 출력신호들(Cout[0:6])에 대한 디코더(150)의 이진 출력 데이터는 아래 표 1과 같이 정의될 수 있다. 아래 표 1에 나타낸 바와 같이, 예컨대 비교기 출력신호들(Cout[0:6])로서, "1111111"의 데이터가 디코더(150)에 입력되면, 디코더(150)는 이진 출력 데이터 "111"을 출력한다. 그리고 비교기 출력신호들(Cout[0:6])로서, "0001111"의 데이터가 디코더(150)에 입력되면, 디코더(150)는 이진 출력 데이터 "100"을 출력한다.
Cout[0] 1 0 0 0 0 0 0 0
Cout[1] 1 1 0 0 0 0 0 0
Cout[2] 1 1 1 0 0 0 0 0
Cout[3] 1 1 1 1 0 0 0 0
Cout[4] 1 1 1 1 1 0 0 0
Cout[5] 1 1 1 1 1 1 0 0
Cout[6] 1 1 1 1 1 1 1 0
이진출력데이터 111 110 101 100 011 010 001 000
이에 따라, 도 4에 나타낸 바와 같이, 제1 사이클(cycle 1)에서 최대기준전압(Vref)과 제1 기준전압(Vref11) 사이의 제1 전압구간(311)은 이진 출력 데이터 "111"로 정의된다. 제1 기준전압(Vref11)과 제2 기준전압(Vref12) 사이의 제1 전압 구간(312)은 이진 출력 데이터 "110"으로 정의된다. 제2 기준전압(Vref12)과 제3 기준전압(Vref13) 사이의 제1 전압 구간(313)은 이진 출력 데이터 "101"로 정의된다. 제3 기준전압(Vref13)과 기준 중간전압(Vcm) 사이의 제1 전압 구간(314)은 이진 출력 데이터 "100"으로 정의된다. 기준 중간전압(Vcm)과 제4 기준전압(Vref14) 사이의 제1 전압 구간(315)은 이진 출력 데이터 "011"로 정의된다. 제4 기준전압(Vref14)과 제5 기준전압(Vref15) 사이의 제1 전압 구간(316)은 이진 출력 데이터 "010"으로 정의된다. 제5 기준전압(Vref15)과 제6 기준전압(Vref16) 사이의 제1 전압 구간(317)은 이진 출력 데이터 "001"로 정의된다. 그리고 제6 기준전압(Vref16)과 그라운드 전압(0V) 사이의 제1 전압 구간(318)은 이진 출력 데이터 "000"으로 정의된다.
제2 사이클(cycle 2)에서 제1 최대기준전압(Vref,max1)과 제1 기준전압(Vref21) 사이의 제2 전압구간(321)은 이진 출력 데이터 "111"로 정의된다. 제1 기준전압(Vref21)과 제2 기준전압(Vref22) 사이의 제2 전압 구간(322)은 이진 출력 데이터 "110"으로 정의된다. 제2 기준전압(Vref22)과 제3 기준전압(Vref23) 사이의 제2 전압 구간(323)은 이진 출력 데이터 "101"로 정의된다. 제3 기준전압(Vref23)과 기준 중간전압(Vcm) 사이의 제2 전압 구간(324)은 이진 출력 데이터 "100"으로 정의된다. 기준 중간전압(Vcm)과 제4 기준전압(Vref24) 사이의 제2 전압 구간(325)은 이진 출력 데이터 "011"로 정의된다. 제4 기준전압(Vref24)과 제5 기준전압(Vref25) 사이의 제2 전압 구간(326)은 이진 출력 데이터 "010"으로 정의된다. 제5 기준전압(Vref25)과 제6 기준전압(Vref26) 사이의 제2 전압 구간(327)은 이진 출력 데이터 "001"로 정의된다. 그리고 제6 기준전압(Vref26)과 제1 최소기준전압(Vref,min1) 사이의 제2 전압 구간(328)은 이진 출력 데이터 "000"으로 정의된다.
제3 사이클(cycle 3)에서 제2 최대기준전압(Vref,max2)과 제1 기준전압(Vref31) 사이의 제3 전압구간(331)은 이진 출력 데이터 "111"로 정의된다. 제1 기준전압(Vref31)과 제2 기준전압(Vref32) 사이의 제3 전압 구간(332)은 이진 출력 데이터 "110"으로 정의된다. 제2 기준전압(Vref32)과 제3 기준전압(Vref33) 사이의 제3 전압 구간(333)은 이진 출력 데이터 "101"로 정의된다. 제3 기준전압(Vref33)과 기준 중간전압(Vcm) 사이의 제3 전압 구간(334)은 이진 출력 데이터 "100"으로 정의된다. 기준 중간전압(Vcm)과 제4 기준전압(Vref34) 사이의 제3 전압 구간(335)은 이진 출력 데이터 "011"로 정의된다. 제4 기준전압(Vref34)과 제5 기준전압(Vref35) 사이의 제3 전압 구간(336)은 이진 출력 데이터 "010"으로 정의된다. 제5 기준전압(Vref35)과 제6 기준전압(Vref36) 사이의 제3 전압 구간(337)은 이진 출력 데이터 "001"로 정의된다. 그리고 제6 기준전압(Vref36)과 제2 최소기준전압(Vref,min2) 사이의 제3 전압 구간(338)은 이진 출력 데이터 "000"으로 정의된다.
디코더(150)는, 제1 사이클(cycle 1)에서의 제1 이진 출력 데이터를 디지털 출력 데이터의 MSB에서 3번째 비트의 값들로 출력하고, 제2 사이클(cycle 2)에서의 제3 이진 출력 데이터를 디지털 출력 데이터의 4번째 비트에서 6번째 비트의 값들로 출력하며, 그리고 제3 사이클(cycle 3)에서의 제5 이진 출력 데이터를 디지털 출력 데이터의 7번째 비트에서 9번째 비트의 값들로 출력한다. 디지털 출력 데이터의 LSB 값은, 제3 사이클(cycle 3)에서의 제6 이진 출력 데이터에 의해 결정될 수 있다. 즉 제3 사이클(cycle 3)에서의 제6 이진 출력 데이터가 "100"인 경우 LSB 값은 "1"로 출력되고, 제6 이진 출력 데이터가 "011"인 경우 LSB 값은 "0"으로 출력된다.
디코더(150)는, 최종 사이클인 제3 사이클(cycle 3)의 컨버팅 동작을 수행한 후에 미스매치(mismatch) 정정을 위한 플래그 신호(flag signal)를 발생시킬 수 있다. 이 경우 플래그 신호 발생을 위해 제3 사이클(cycle 3) 다음의 제4 사이클(cycle 4)에서 미스매치 정정 동작을 수행할 있다. 구체적으로 도 5에 나타낸 바와 같이, 제4 사이클(cycle 4)에서, 출력노드전압을 변화시킨 후에 발생되는 제7 이진 출력 데이터가 "100" 또는 "011"이 되도록 한다. 출력노드전압은, 제6 이진 출력 데이터에 따라 다르게 조정된다.
예컨대 제6 이진 출력 데이터가 "111"인 경우, 22??Iu+2??Iu+Iu의 전류가 노드B(nodeB)로부터 그라운드로 흐르도록 전류구동부(130)를 제어한다. 제6 이진 출력 데이터가 "110"인 경우, 22??Iu+Iu의 전류가 노드B(nodeB)로부터 그라운드로 흐르도록 전류구동부(130)를 제어한다. 제6 이진 출력 데이터가 "101"인 경우, 2??Iu+Iu의 전류가 노드B(nodeB)로부터 그라운드로 흐르도록 전류구동부(130)를 제어한다. 제6 이진 출력 데이터가 "100"인 경우, Iu의 전류가 노드B(nodeB)로부터 그라운드로 흐르도록 전류구동부(130)를 제어한다. 6 이진 출력 데이터가 "000"인 경우, 22??Iu+2??Iu+Iu의 전류가 전압공급단자로부터 노드B(nodeB)로 흐르도록 전류구동부(130)를 제어한다. 제6 이진 출력 데이터가 "001"인 경우, 22??Iu+Iu의 전류가 전압공급단자로부터 노드B(nodeB)로 흐르도록 전류구동부(130)를 제어한다. 제6 이진 출력 데이터가 "010"인 경우, 2??Iu+Iu의 전류가 전압공급단자로부터 노드B(nodeB)로 흐르도록 전류구동부(130)를 제어한다. 제6 이진 출력 데이터가 "011"인 경우, Iu의 전류가 전압공급단자로부터 노드B(nodeB)로 흐르도록 전류구동부(130)를 제어한다.
전류구동부(130)에서 기준전류, Iu가 노드B(nodeB)에서 그라운드로 흐르는 경우, 출력노드전압은 제3 전압구간(334)에서 0.5칸 아래 방향으로 감소된 크기를 갖는다. 반면에 전류구동부(130)에서 Iu가 전압공급단자에서 노드B(nodeB)로 흐르는 경우, 출력노드전압은 제3 전압구간(335)에서 0.5칸 위 방향으로 증가된 크기를 갖는다. 전류구동부(130)에서 2??Iu+Iu가 노드B(nodeB)에서 그라운드로 흐르는 경우, 출력노드전압은 제3 전압구간(333)에서 1.5칸 아래 방향으로 감소된 크기를 갖는다. 반면에 전류구동부(130)에서 2??Iu+Iu이 전압공급단자에서 노드B(nodeB)로 흐르는 경우, 출력노드전압은 제3 전압구간(336)에서 1.5칸 위 방향으로 증가된 크기를 갖는다. 전류구동부(130)에서 22??Iu+Iu가 노드B(nodeB)에서 그라운드로 흐르는 경우, 출력노드전압은 제3 전압구간(332)에서 2.5칸 아래 방향으로 감소된 크기를 갖는다. 반면에 전류구동부(130)에서 22??Iu+Iu이 전압공급단자에서 노드B(nodeB)로 흐르는 경우, 출력노드전압은 제3 전압구간(337)에서 2.5칸 위 방향으로 증가된 크기를 갖는다. 전류구동부(130)에서 22??Iu+2??Iu+Iu가 노드B(nodeB)에서 그라운드로 흐르는 경우, 출력노드전압은 제3 전압구간(331)에서 3.5칸 아래 방향으로 감소된 크기를 갖는다. 반면에 전류구동부(130)에서 22??Iu+2??Iu+Iu이 전압공급단자에서 노드B(nodeB)로 흐르는 경우, 출력노드전압은 제3 전압구간(338)에서 3.5칸 위 방향으로 증가된 크기를 갖는다.
도 6에 나타낸 바와 같이, 제3 출력노드전압이 제2 기준전압(Vref32)과 제3 기준전압(Vref33) 사이의 크기를 갖는 경우, 즉 디코더(150)의 이진 출력 데이터가 "101"인 경우를 예로 들기로 한다. 이 경우 제3 출력노드전압은 두 가지로 구분될 수 있다. 첫번째 경우는 제3 출력노드전압(VnodeB3-1)이 제2 기준전압(Vref32)에 보다 근접한 크기를 갖는 경우이며, 두번째 경우는 제3 출력노드전압(VnodeB3-2)이 제3 기준전압(Vref33)에 보다 근접한 크기를 갖는 경우이다. 첫번째 경우, 제4 사이클(cycle 4)에서 전류구동부(130)를 통해 2??Iu+Iu의 전류를 노드B(nodeB)에서 그라운드로 흐르게 해준다. 그러면 출력노드전압(VnodeB3-1')은, 1.5칸 아래로 이동하여 기준 중간전압(Vcm)보다 큰 값을 갖는다. 즉 제1 내지 제7 비교기(141-147)로부터의 비교기 출력신호들(Cout[0:6])은 "0001111"가 되고, 디코더(150)는 이진 출력 데이터 "100"을 출력한다. 이 경우 출력노드전압(VnodeB3-1')이 LSB의 "1"에 해당하는 위치, 즉 기준 중간전압(Vcm)보다 위로 0.5칸 이내에 위치하는지를 확인하기 위해 추가적으로 전류구동부(130)를 통해 Iu의 전류를 노드B(nodeB)에서 그라운드로 흐르게 해준다. 그러면 출력노드전압(VnodeB3-1")은, 0.5칸 아래로 이동하여 기준 중간전압(Vcm)보다 작은 값을 갖게 되며, 제4 비교기(144)의 출력신호는 "1"에서 "0"으로 전환된다. 이와 같이 출력노드전압(VnodeB3-1")과 기준 중간전압(Vcm)을 입력받는 제4 비교기(144)의 출력신호가 "1"에서 "0"으로 전환되면, 이전 단계에서 출력노드전압(VnodeB3-1')이 LSB의 "1"에 해당하는 위치, 즉 기준 중간전압(Vcm)보다 위로 0.5칸 이내에 위치하였다는 것을 확인할 수 있으며, 이때 플래그 신호로서 플래그 이진 데이터 "0"을 발생시킨다. 두번째 경우, 마찬가지로 제4 사이클(cycle 4)에서 전류구동부(130)를 통해 2??Iu+Iu의 전류를 노드B(nodeB)에서 그라운드로 흐르게 해준다. 그러면 출력노드전압(VnodeB3-2')은, 1.5칸 아래로 이동하여 기준 중간전압(Vcm)보다 작은 값을 갖는다. 즉 제1 내지 제7 비교기(141-147)로부터의 비교기 출력신호들(Cout[0:6])은 "0000111"가 되고, 디코더(150)는 이진 출력 데이터 "011"을 출력한다. 이 경우 제4 비교기(144)의 출력신호가 "1"에서 "0"으로 전환되었으며, 따라서 추가적인 동작 없이 플래그 신호로서 플래그 이진 데이터 "0"을 발생시킨다.
도 7에 나타낸 바와 같이, 제3 출력노드전압이 제3 기준전압(Vref33)과 기준 중간전압(Vcm) 사이인 경우, 즉 디코더(150)의 이진 출력 데이터가 "100"인 경우를 예로 들기로 한다. 이 경우 제3 출력노드전압은 두 가지로 구분될 수 있다. 첫번째 경우는 제3 출력노드전압(VnodeB3-1)이 제3 기준전압(Vref33)에 보다 근접한 크기를 갖는 경우이며, 두번째 경우는 제3 출력노드전압(VnodeB3-2)이 기준 중간전압(Vcm)에 보다 근접한 크기를 갖는 경우이다. 첫번째 경우, 제4 사이클(cycle 4)에서 전류구동부(130)를 통해 Iu의 전류를 노드B(nodeB)에서 그라운드로 흐르게 해준다. 그러면 출력노드전압(VnodeB3-1')은, 0.5칸 아래로 이동하며, 여전히 기준 중간전압(Vcm)보다 큰 값을 갖는다. 즉 제1 내지 제7 비교기(141-147)로부터의 비교기 출력신호들(Cout[0:6])은 "0001111"가 이전과 동일하고, 디코더(150) 또한 이전과 동일한 이진 출력 데이터 "100"을 출력한다. 이 경우 추가적으로 전류구동부(130)를 통해 Iu의 전류를 노드B(nodeB)에서 그라운드로 흐르게 해준다. 그러면 출력노드전압(VnodeB3-1")은, 0.5칸 아래로 이동하여 기준 중간전압(Vcm)보다 작은 값을 갖게 되며, 제4 비교기(144)의 출력신호는 "1"에서 "0"으로 전환된다. 이와 같이 출력노드전압(VnodeB3-1")과 기준 중간전압(Vcm)을 입력받는 제4 비교기(144)의 출력신호가 "1"에서 "0"으로 전환되면, 이전 단계에서 출력노드전압(VnodeB3-1')이 LSB의 "1"에 해당하는 위치, 즉 기준 중간전압(Vcm)보다 위로 0.5칸 이내에 위치하였다는 것을 확인할 수 있으며, 이때 플래그 신호, 예컨대 로우 레벨 데이터 "0"을 발생시킨다. 두번째 경우, 마찬가지로 제4 사이클(cycle 4)에서 전류구동부(130)를 통해 Iu의 전류를 노드B(nodeB)에서 그라운드로 흐르게 해준다. 그러면 출력노드전압(VnodeB3-2')은, 0.5칸 아래로 이동하여 기준 중간전압(Vcm)보다 작은 값을 갖는다. 즉 제1 내지 제7 비교기(141-147)로부터의 비교기 출력신호들(Cout[0:6])은 "0000111"가 되고, 디코더(150)는 이진 출력 데이터 "011"을 출력한다. 이 경우 제4 비교기(144)의 출력신호가 "1"에서 "0"으로 전환되었으며, 따라서 추가적인 동작 없이 플래그 신호, 예컨대 로우 레벨 데이터 "0"을 발생시킨다.
미스매치 정정 로직(160)은, 플래그 신호가 입력되지 않거나, 또는 "1"의 값의 플래그 신호가 입력되면 디코더(150)로부터의 이진 출력 데이터를 최종 컨버팅 출력 데이터(DOUT[9:0])으로서 출력시킨다. 반면에 미스매치가 발생되어 "0"의 값의 플래그 신호가 입력되는 경우, 미스매치 정정 로직(160)은 미스매치 정정 동작을 수행한다.
도 6을 참조하여 설명한 바와 바와 같이, 제3 출력노드전압이 제2 기준전압(Vref32)과 제3 기준전압(Vref33) 사이의 크기를 갖는 경우, 즉 디코더(150)의 이진 출력 데이터가 "101"인 경우를 예로 들면, 제3 출력노드전압(VnodeB3-1)이 제2 기준전압(Vref32)에 보다 근접한 크기를 갖는 첫번째 경우, 전류구동부(130)를 통해 2??Iu+Iu의 전류를 노드B(nodeB)에서 그라운드로 흐르게 해준 후에 발생되는 이진 출력 데이터는 "100"이다. 다음 단계에서 제4 비교기(144)의 출력신호가 "1"에서 "0"으로 전환됨에 따라 플래그 신호가 발생되었으므로, 미스매치 정정 로직(160)은, 2??Iu+Iu에 대응되는 이진데이터 "101"과, Iu에 대응되는 이진데이터 "100"과, 그리고 플래그 이진 데이터 "0"을 제1 이진 출력 데이터, 제3 이진 출력 데이터, 및 제5 이진 출력 데이터로 구성되는 MSB에서 9번째 비트까지의 데이터에 더해준다. 이 합산 결과 미스매치 에러가 정정된 MSB에서 LSB까지 10비트의 최종 디지털 출력 데이터가 발생된다.
제3 출력노드전압(VnodeB3-2)이 제3 기준전압(Vref33)에 보다 근접한 크기를 갖는 두번째 경우, 전류구동부(130)를 통해 2??Iu+Iu의 전류를 노드B(nodeB)에서 그라운드로 흐르게 해준 후에 발생되는 이진 출력 데이터는 "011"이다. 이 경우 제4 비교기(144)의 출력신호가 "1"에서 "0"으로 전환되었으며, 추가적인 동작 없이 플래그 신호로서 플래그 이진 데이터 "0"을 발생시킨다. 따라서 미스매치 정정 로직(160)은, 2??Iu+Iu에 대응되는 이진데이터 "101"과 플래그 이진 데이터 "0"을 제1 이진 출력 데이터, 제3 이진 출력 데이터, 및 제5 이진 출력 데이터로 구성되는 MSB에서 9번째 비트까지의 데이터에 더해준다. 이 합산 결과 미스매치 에러가 정정된 MSB에서 LSB까지 10비트의 최종 디지털 출력 데이터가 발생된다.
기준전압 발생부(170)는 비교부(140)를 구성하는 제1 내지 제7 비교기(141-147)에 공급되는 기준전압들을 공급한다. 스위칭 제어 로직(180)은, 비교부(140)로부터 출력되는 비교기 출력 데이터(Cout[0:6])와 미스매치 정정 로직(160)으로부터 출력되는 스위칭 제어 신호에 따라 스위칭부(110), 전류구동부(130), 및 비교부(140) 내의 스위치들에 대한 스위칭 제어 신호를 공급한다. 클럭 발생부(190)는 전체적인 아날로그-디지털 컨버팅 동작을 수행하는데 있어서 필요한 클럭을 발생시킨다.
도 8은 도 1의 아날로그-디지털 컨버터의 전류 구동부의 다른 예를 설명하기 위해 나타내 보인 회로도이다. 도 8에서 도 2와 동일한 참조부호는 동일한 구성요소를 나타내며, 따라서 중복되는 설명은 생략하기로 한다. 도 8을 참조하면, 본 예에 따른 전류 구동부(130')는, 연산증폭기(132)와 피드백 커패시터(134)로 구성되는 임피던스 소자를 더 포함한다. 이 임피던스 소자는, 가산 전류구동소스들(211-219) 및 제1 스위치들(SW11-SW19)과, 감산 전류구동소스들(221-229) 및 제2 스위치들(SW21-SW29)로 구성되는 전류 구동 회로의 출력단과, 비교부(140)의 입력노드인 노드B(nodeB) 사이에 배치된다. 연산증폭기(132)의 입력단은 전류 구동 회로의 출력단에 결합된다. 연산증폭기(132)의 출력단은 노드B(nodeB)에 결합된다. 피드백 커패시터(134)는 연산증폭기(132)의 입력단 및 출력단 사이에 배치된다. 임피던스 소자는, 전류 구동 회로의 출력 임피던스를 증가시킨다. 이에 따라 전류 구동 회로 내에서 전류의 양의 일정하지 않은 경우, 이로 인한 출력단에서의 영향을 감소시킬 수 있다.
도 9 내지 도 21은 본 개시의 일 예에 따른 아날로그-디지털 컨버터 동작의 일 예를 설명하기 위해 나타내 보인 도면들이다. 도 9 내지 도 21에서 도 2와 동일한 참조부호는 동일한 구성요소를 나타낸다. 도 9를 참조하면, 입력전압(Vin)이 인가되면 샘플링 스위치(SW01)를 닫아서 샘플링부(120)의 샘플링 커패시터(122)를 충전시킨다. 샘플링 커패시터(122)가 완전히 충전되면 샘플링 스위치(SW01)를 열어서 샘플링 단계를 종료시킨다. 이 샘플링 단계에서 전류구동부(130) 및 비교부(140) 내의 다른 모든 스위치들은 열린 상태가 유지된다.
도 10 및 도 11을 참조하면, 샘플링 단계가 종료되면, 제1 사이클(cycle 1)의 제1 단계 컨버팅 동작을 수행한다. 먼저 샘플링 커패시터(122)가 열린 상태에서, 비교부(140) 내의 제1 그룹의 제1 내지 제6 스위치들(SW31-SW36)을 모두 닫는다. 전류 구동부(130) 내의 제1 내지 제9 가산스위치들(SW11-SW19) 및 제1 내지 제9 감산스위치들(SW21-SW29)과, 비교부(140) 내의 제2 그룹의 제1 내지 제6 스위치들(SW41-SW46) 및 제3 그룹의 제1 내지 제6 스위치들(SW51-SW56)은 모두 열린 상태가 유지된다. 이에 따라 노드B(nodeB)에서의 전압은 입력전압(Vin)과 같은 제1 출력노드전압(VnodeB1)이 되며, 제1 내지 제7 비교기(141-147)의 제1 입력단자에는 제1 출력노드전압(VnodeB1)이 인가된다. 제1 내지 제7 비교기(141-147)의 제2 입력단자에는, 각각 제1 그룹의 제1 기준전압(Vref11), 제2 기준전압(Vref12), 제3 기준전압(Vref13), 기준 중간전압(Vcm), 제4 기준전압(Vref14), 제5 기준전압(Vref15), 제6 기준전압(Vref16)이 인가된다. 제1 출력노드전압(VnodeB1)이 제1 그룹의 제1 기준전압(Vref1)과 기준전압(Vref) 사이의 값을 갖는 경우, 제1 내지 제7 비교기(141-147)는 모두 비교기 출력데이터로서 "1"을 출력한다. 이에 따라 디코더(150)에 입력되는 비교기 출력데이터(Cout[6:0])는 "1111111"이 된다. 디코더(150)는, 위 표 1에 나타낸 와 같이, "1111111"의 비교기 출력데이터(Cout[6:0])에 대한 제1 이진 출력 데이터 "111"을 출력시킨다. 제1 이진 출력 데이터 "111"은 10비트 컨버팅 출력데이터의 MSB부터 세번째 비트까지의 값을 구성한다.
도 12 및 도 13을 참조하면, 제1 출력노드전압(VnodeB1)에 대한 이진 출력 데이터 "111"이 출력되면, 제1 사이클(cycle 1)의 제2 단계 컨버팅을 수행한다. 이하에서는 제1 출력노드전압(VnodeB1)이 최대기준전압(Vref)보다는 제1 기준전압(Vref11)에 더 가까운 크기를 갖는 경우를 예로 들기로 한다. 구체적으로 먼저 감산 전류구동소스들(221-229) 일부를 노드B(nodeB)에 단락시켜 노드B(nodeB)에서의 전압을 감소시킨다. 제1 사이클(cycle 1)에서 이진 출력 데이터 "111" 구간 내의 전압에서 기준 중간전압(Vcm) 근처의 전압으로 감소시키기 위해서는, 28??Iu+27??Iu+26??Iu의 전류를 노드B(nodeB)에서 그라운드로 흘려줄 필요가 있다. 이 경우 이진 출력 데이터 "111" 구간에서 3.5칸 아래 방향으로 위치가 이동된다. 다른 예에서 제1 출력노드전압(VnodeB1)에 대한 이진 출력 데이터 "110"이 출력되면, 28??Iu+26??Iu의 전류를 노드B(nodeB)에서 그라운드로 흘려주며, 이 경우 이진 출력 데이터 "110" 구간에서 2.5칸 아래 방향으로 위치가 이동된다. 다른 예에서 제1 출력노드전압(VnodeB1)에 대한 이진 출력 데이터 "101"이 출력되면, 27??Iu+26??Iu의 전류를 노드B(nodeB)에서 그라운드로 흘려주며, 이 경우 이진 출력 데이터 "101" 구간에서 1.5칸 아래 방향으로 위치가 이동된다. 다른 예에서 제1 출력노드전압(VnodeB1)에 대한 이진 출력 데이터 "100"이 출력되면, 26??Iu의 전류를 노드B(nodeB)에서 그라운드로 흘려주며, 이 경우 이진 출력 데이터 "100" 구간에서 0.5칸 아래 방향으로 위치가 이동된다. 이진 출력 데이터 "000" 구간에서 "011" 구간까지는 감산 전류구동소스들(221-229) 대신에 가산 전류구동소스들(211-219)을 이용한다는 점 외엔 동일하다.
제1 출력노드전압(VnodeB1)에 대한 이진 출력 데이터 "111"이 출력되었으므로, 전류구동부(130)의 제1 내지 제3 감산 전류구동소스들(221, 222, 223) 각각에 연결되는 제1 내지 제3 감산스위치들(SW21-SW23)을 닫고, 제1 내지 제9 가산스위치들(SW11-SW19) 모두와 나머지 제4 내지 제9 감산스위치들(SW24-SW29)은 열린 상태가 유지되도록 한다. 이에 따라, 노드B(nodeB)로부터 그라운드로 28??Iu+27??Iu+26??Iu의 전류가 흐르고, 그 결과 노드B(nodeB)에서의 전압은, 기준 중간전압(Vcm)보다 낮아지는 제2 출력노드전압(VnodeB2)이 된다. 제2 출력노드전압(VnodeB2)이 기준 중간전압(Vcm)과 제1 그룹의 제4 기준전압(Vref14) 사이의 값을 갖는 경우, 제1 내지 제4 비교기(141-144)는 모두 비교기 출력데이터로서 "0"을 출력하고, 제5 내지 제7 비교기(144-147)는 모두 비교 출력데이터로서 "1"을 출력한다. 이에 따라 디코더(150)에 입력되는 비교기 출력데이터(Cout[0:6])는 "0000111"이 된다. 디코더(150)는, 위 표 1에 나타낸 와 같이, "0000111"의 비교기 출력데이터(Cout[0:6])에 대한 제2 이진 출력 데이터 "011"을 출력시킨다.
도 14 및 도 15를 참조하면, 제1 사이클(cycle 1)이 끝나면, 제2 사이클(cycle 2)의 제3 단계 컨버팅 동작을 수행한다. 먼저 노드B(nodeB)에서의 전압이 제2 출력노드전압(VnodeB2)인 상태에서, 비교부(140) 내의 제1 그룹의 제1 내지 제6 스위치들(SW31-SW36)을 모두 열고, 제2 그룹의 제1 내지 제6 스위치들(SW41-SW46)을 모두 닫는다. 나머지 스위치들은 모두 열린 상태가 유지된다. 이에 따라 노드B(nodeB)에서의 전압은 제2 출력노드전압(VnodeB2)이 유지되며, 제1 내지 제7 비교기(141-147)의 제1 입력단자에는 제2 출력노드전압(VnodeB2)이 인가된다. 제1 내지 제7 비교기(141-147)의 제2 입력단자에는, 각각 제2 그룹의 제1 기준전압(Vref21), 제2 기준전압(Vref22), 제3 기준전압(Vref23), 기준 중간전압(Vcm), 제4 기준전압(Vref24), 제5 기준전압(Vref25), 제6 기준전압(Vref26)이 인가된다. 제2 출력노드전압(VnodeB2)이 제2 그룹의 제5 기준전압(Vref25)과 제6 기준전압(Vref26) 사이의 값을 갖는 경우, 제1 내지 제6 비교기(141-146)는 모두 비교기 출력데이터로서 "0"을 출력하고, 제7 비교기(147)는 모두 비교 출력데이터로서 "1"을 출력한다. 이에 따라 디코더(150)에 입력되는 비교기 출력데이터(Cout[0:6])는 "0000001"이 된다. 디코더(150)는, 위 표 1에 나타낸 와 같이, "0000001"의 비교기 출력데이터(Cout[0:6])에 대한 제3 이진 출력 데이터 "001"을 출력시킨다. 제3 이진 출력 데이터 "001"은 10비트 컨버팅 출력데이터의 네번째 비트부터 여섯번째 비트까지의 값을 구성한다.
도 16 및 도 17을 참조하면, 제2 출력노드전압(VnodeB2)에 대한 제3 이진 출력 데이터 "001"이 출력되면, 제2 사이클(cycle 2)의 제4 단계 컨버팅을 수행한다. 구체적으로 먼저 가산 전류구동소스들(211-219) 일부를 노드B(nodeB)에 단락시켜 노드B(nodeB)에서의 전압을 증가시킨다. 제2 사이클(cycle 2)에서 제3 이진 출력 데이터 "001" 구간 내의 전압에서 기준 중간전압(Vcm) 근처의 전압으로 감소시키기 위해서는, 25??Iu+23??Iu의 전류를 전압공급단자에서 노드B(nodeB)로 흘려줄 필요가 있다. 이 경우 이진 출력 데이터 "011" 구간에서 2.5칸 위 방향으로 위치가 이동된다. 다른 예에서 제2 출력노드전압(VnodeB2)에 대한 제3 이진 출력 데이터 "000"이 출력되면, 25??Iu+24??Iu+23??Iu의 전류를 전압공급단자에서 노드B(nodeB)로 흘려주며, 이 경우 이진 출력 데이터 "000" 구간에서 3.5칸 위 방향으로 위치가 이동된다. 다른 예에서 제2 출력노드전압(VnodeB2)에 대한 제3 이진 출력 데이터 "010"이 출력되면, 24??Iu+23??Iu의 전류를 전압공급단자에서 노드B(nodeB)로 흘려주며, 이 경우 이진 출력 데이터 "010" 구간에서 1.5칸 아래 방향으로 위치가 이동된다. 다른 예에서 제2 출력노드전압(VnodeB2)에 대한 이진 출력 데이터 "011"이 출력되면, 23??Iu의 전류를 전압공급단자에서 노드B(nodeB)로 흘려주며, 이 경우 제3 이진 출력 데이터 "011" 구간에서 0.5칸 아래 방향으로 위치가 이동된다. 이진 출력 데이터 "111" 구간에서 "100" 구간까지는 가산 전류구동소스들(211-219) 대신에 감산 전류구동소스들(221-229)을 이용한다는 점 외엔 동일하다.
제2 출력노드전압(VnodeB2)에 대한 이진 출력 데이터 "001"이 출력되었으므로, 전류구동부(130)의 제4 및 제6 가산 전류구동소스들(224, 226) 각각에 연결되는 제4 및 제6 가산스위치들(SW14, SW16)을 닫고, 제1 내지 제9 감산스위치들(SW21-SW29) 모두와 나머지 가산스위치들(SW11-SW13, SW15, SW17-SW19)은 열린 상태가 유지되도록 한다. 이에 따라, 전압공급단자에서 노드B(nodeB)로 25??Iu+23??Iu의 전류가 흐르고, 그 결과 노드B(nodeB)에서의 전압은, 기준 중간전압(Vcm)보다 높아지는 제3 출력노드전압(VnodeB3)이 된다. 제3 출력노드전압(VnodeB3)이 제1 그룹의 제3 기준전압(Vref13)과 기준 중간전압(Vcm) 사이의 값을 갖는 경우, 제1 내지 제3 비교기(141-143)는 모두 비교기 출력데이터로서 "0"을 출력하고, 제4 내지 제7 비교기(144-147)는 모두 비교 출력데이터로서 "1"을 출력한다. 이에 따라 디코더(150)에 입력되는 비교기 출력데이터(Cout[0:6])는 "0001111"이 된다. 디코더(150)는, 위 표 1에 나타낸 와 같이, "0001111"의 비교기 출력데이터(Cout[0:6])에 대한 제4 이진 출력 데이터 "100"을 출력시킨다.
도 18 및 도 19를 참조하면, 제2 사이클(cycle 2)이 끝나면, 제3 사이클(cycle 3)의 제5 단계 컨버팅 동작을 수행한다. 먼저 노드B(nodeB)에서의 전압이 제3 출력노드전압(VnodeB3)인 상태에서, 비교부(140) 내의 제2 그룹의 제1 내지 제6 스위치들(SW41-SW46)을 모두 열고, 제3 그룹의 제1 내지 제6 스위치들(SW51-SW56)을 모두 닫는다. 나머지 스위치들은 모두 열린 상태가 유지된다. 이에 따라 노드B(nodeB)에서의 전압은 제3 출력노드전압(VnodeB3)이 유지되며, 제1 내지 제7 비교기(141-147)의 제1 입력단자에는 제3 출력노드전압(VnodeB3)이 인가된다. 제1 내지 제7 비교기(141-147)의 제2 입력단자에는, 각각 제3 그룹의 제1 기준전압(Vref31), 제2 기준전압(Vref32), 제3 기준전압(Vref33), 기준 중간전압(Vcm), 제4 기준전압(Vref34), 제5 기준전압(Vref35), 제6 기준전압(Vref36)이 인가된다. 제3 출력노드전압(VnodeB3)이 제3 그룹의 제2 기준전압(Vref32)과 제3 기준전압(Vref33) 사이의 값을 갖는 경우, 제1 내지 제2 비교기(141-142)는 모두 비교기 출력데이터로서 "0"을 출력하고, 제3 내지 제7 비교기(143-147)는 모두 비교 출력데이터로서 "1"을 출력한다. 이에 따라 디코더(150)에 입력되는 비교기 출력데이터(Cout[0:6])는 "0011111"이 된다. 디코더(150)는, 위 표 1에 나타낸 와 같이, "0011111"의 비교기 출력데이터(Cout[0:6])에 대한 제5 이진 출력 데이터 "101"을 출력시킨다. 제5 이진 출력 데이터 "101"은 10비트 컨버팅 출력데이터의 일곱번째 비트부터 아홉번째 비트까지의 값을 구성한다.
도 20 및 도 21을 참조하면, 제3 출력노드전압(VnodeB3)에 대한 제5 이진 출력 데이터 "101"이 출력되면, 제3 사이클(cycle 3)의 제6 단계 컨버팅을 수행한다. 구체적으로 먼저 감산 전류구동소스들(211-219) 일부를 노드B(nodeB)에 단락시켜 노드B(nodeB)에서의 전압을 감소시킨다. 제3 사이클(cycle 3)에서 제5 이진 출력 데이터 "101" 구간 내의 전압에서 기준 중간전압(Vcm) 근처의 전압으로 감소시키기 위해서는, 2??Iu+Iu의 전류를 노드B(nodeB)에서 그라운드로 흘려줄 필요가 있다. 이 경우 이진 출력 데이터 "101" 구간에서 1.5칸 아래 방향으로 위치가 이동된다. 다른 예에서 제3 출력노드전압(VnodeB3)에 대한 제5 이진 출력 데이터 "111"이 출력되면, 22??Iu+2??Iu+Iu의 전류를 노드B(nodeB)에서 그라운드로 흘려주며, 이 경우 이진 출력 데이터 "111" 구간에서 3.5칸 아래 방향으로 위치가 이동된다. 다른 예에서 제3 출력노드전압(VnodeB3)에 대한 제5 이진 출력 데이터 "110"이 출력되면, 22??Iu+Iu의 전류를 노드B(nodeB)에서 그라운드로 흘려주며, 이 경우 이진 출력 데이터 "110" 구간에서 2.5칸 아래 방향으로 위치가 이동된다. 다른 예에서 제3 출력노드전압(VnodeB3)에 대한 이진 출력 데이터 "100"이 출력되면, Iu의 전류를 노드B(nodeB)에서 그라운드로 흘려주며, 이 경우 제5 이진 출력 데이터 "100" 구간에서 0.5칸 아래 방향으로 위치가 이동된다. 이진 출력 데이터 "000" 구간에서 "011" 구간까지는 감산 전류구동소스들(221-229) 대신에 가산 전류구동소스들(211-219)을 이용한다는 점 외엔 동일하다.
제3 출력노드전압(VnodeB3)에 대한 이진 출력 데이터 "101"이 출력되었으므로, 전류구동부(130)의 제8 및 제9 감산 전류구동소스들(228, 229) 각각에 연결되는 제8 및 제9 감산스위치들(SW28, SW29)을 닫고, 제1 내지 제9 가산스위치들(SW11-SW19) 모두와 나머지 감산스위치들(SW21-SW27)은 열린 상태가 유지되도록 한다. 이에 따라, 노드B(nodeB)에서 그라운드로 2??Iu+Iu의 전류가 흐르고, 그 결과 노드B(nodeB)에서의 전압은, 기준 중간전압(Vcm)보다 작아지는 제4 출력노드전압(VnodeB4)이 된다. 제4 출력노드전압(VnodeB4)이 기준 중간전압(Vcm)과 제3 그룹의 제4 기준전압(Vref34)과 기준 중간전압(Vcm) 사이의 값을 갖는 경우, 제1 내지 제4 비교기(141-144)는 모두 비교기 출력데이터로서 "0"을 출력하고, 제5 내지 제7 비교기(145-147)는 모두 비교 출력데이터로서 "1"을 출력한다. 이에 따라 디코더(150)에 입력되는 비교기 출력데이터(Cout[0:6])는 "0000111"이 된다. 디코더(150)는, 위 표 1에 나타낸 와 같이, "0000111"의 비교기 출력데이터(Cout[0:6])에 대한 제6 이진 출력 데이터 "011"을 출력시킨다.
지금까지 입력전압(Vin)에 대한 10비트 디지털 출력데이터 중 MSB에서 9번째 비트까지의 값 "111001101"을 얻었다. 10비트 디지털 출력데이터 중 LSB 값은 제4 출력노드전압(VnodeB4)에 대한 제6 이진 출력 데이터 "011"에 의해 "0"으로 정해진다. 다른 예에서 제4 출력노드전압(VnodeB4)에 대한 제6 이진 출력 데이터가 "100"인 경우에는 LSB 값이 "1"로 정해진다.
도 22 내지 도 35은 본 개시의 일 예에 따른 아날로그-디지털 컨버터 동작의 다른 예를 설명하기 위해 나타내 보인 도면들이다. 도 22 내지 도 37에서 도 2와 동일한 참조부호는 동일한 구성요소를 나타낸다. 먼저 도 8을 참조하여 설명한 바와 같이 샘플링 단계를 수행한다. 다음에 도 22 및 도 23을 참조하면, 제1 사이클(cycle 1)의 제1 단계 컨버팅 동작을 수행한다. 먼저 샘플링 커패시터(122)가 열린 상태에서, 비교부(140) 내의 제1 그룹의 제1 내지 제6 스위치들(SW31-SW36)을 모두 닫는다. 전류 구동부(130) 내의 제1 내지 제9 가산스위치들(SW11-SW19) 및 제1 내지 제9 감산스위치들(SW21-SW29)과, 비교부(140) 내의 제2 그룹의 제1 내지 제6 스위치들(SW41-SW46) 및 제3 그룹의 제1 내지 제6 스위치들(SW51-SW56)은 모두 열린 상태가 유지된다. 이에 따라 노드B(nodeB)에서의 전압은 입력전압(Vin)과 같은 제1 출력노드전압(VnodeB1)이 되며, 제1 내지 제7 비교기(141-147)의 제1 입력단자에는 제1 출력노드전압(VnodeB1)이 인가된다. 제1 내지 제7 비교기(141-147)의 제2 입력단자에는, 각각 제1 그룹의 제1 기준전압(Vref11), 제2 기준전압(Vref12), 제3 기준전압(Vref13), 기준 중간전압(Vcm), 제4 기준전압(Vref14), 제5 기준전압(Vref15), 제6 기준전압(Vref16)이 인가된다. 제1 출력노드전압(VnodeB1)이 제1 그룹의 제1 기준전압(Vref11)과 기준전압(Vref) 사이의 값을 갖는 경우, 제1 내지 제7 비교기(141-147)는 모두 비교기 출력데이터로서 "1"을 출력하여야 한다. 즉 디코더(150)에 입력되는 비교기 출력데이터(Cout[0:6])는 "1111111"이 되고, 디코더(150)는 제1 이진 출력 데이터 "111"을 출력시켜야 한다. 그런데 도 23에 나타낸 바와 같이, 마스매치가 발생되어 제1 그룹의 제1 기준전압(Vref11)이 원래의 위치 "A"에서 비정상적인 위치 "B"로 이동된 경우, 제1 출력노드전압(VnodeB1)에 대한 제1 이진 출력 데이터는 "111" 대신 "110"의 값으로 출력된다.
도 24 및 도 25를 참조하면, 제1 출력노드전압(VnodeB1)에 대한 제1 이진 출력 데이터 "110"이 출력되면, 제1 사이클(cycle 1)의 제2 단계 컨버팅을 수행한다. 이하에서는 제1 출력노드전압(VnodeB1)이 최대기준전압(Vref)보다는 정상적인 위치(A)에서의 제1 기준전압(Vref11)에 더 가까운 크기를 갖는 경우를 예로 들기로 한다. 구체적으로 먼저 감산 전류구동소스들(221-229) 일부를 노드B(nodeB)에 단락시켜 노드B(nodeB)에서의 전압을 감소시킨다. 제1 사이클(cycle 1)에서 제1 이진 출력 데이터 "110" 구간 내의 전압에서 기준 중간전압(Vcm) 근처의 전압으로 감소시키기 위해서는, 28??Iu+26??Iu의 전류를 노드B(nodeB)에서 그라운드로 흘려줄 필요가 있다. 이 경우 제1 이진 출력 데이터 "110" 구간에서 2.5칸 아래 방향으로 위치가 이동된다.
제1 출력노드전압(VnodeB1)에 대한 제1 이진 출력 데이터 "110"이 출력되었으므로, 전류구동부(130)의 제1 및 제3 감산 전류구동소스들(221, 223) 각각에 연결되는 제1 및 제3 감산스위치들(SW21, SW23)을 닫고, 제1 내지 제9 가산스위치들(SW11-SW19) 모두와 나머지 제2 감산스위치(SW22)와 제4 내지 제9 감산스위치들(SW24-SW29)은 열린 상태가 유지되도록 한다. 이에 따라, 노드B(nodeB)로부터 그라운드로 28??Iu+26??Iu의 전류가 흐르고, 그 결과 노드B(nodeB)에서의 전압, 즉 제2 출력노드전압(VnodeB2)은, 제3 기준전압(Vref13)과 기준 중간전압(Vcm) 사이의 값을 갖는다. 이 경우, 제1 내지 제3 비교기(141-143)는 모두 비교기 출력데이터로서 "0"을 출력하고, 제4 내지 제7 비교기(144-147)는 모두 비교 출력데이터로서 "1"을 출력한다. 이에 따라 디코더(150)에 입력되는 비교기 출력데이터(Cout[0:6])는 "0001111"이 된다. 디코더(150)는, 위 표 1에 나타낸 와 같이, "0001111"의 비교기 출력데이터(Cout[0:6])에 대한 제2 이진 출력 데이터 "100"을 출력시킨다.
도 26 및 도 27를 참조하면, 제1 사이클(cycle 1)이 끝나면, 제2 사이클(cycle 2)의 제3 단계 컨버팅 동작을 수행한다. 먼저 노드B(nodeB)에서의 전압이 제2 출력노드전압(VnodeB2)인 상태에서, 비교부(140) 내의 제1 그룹의 제1 내지 제6 스위치들(SW31-SW36)을 모두 열고, 제2 그룹의 제1 내지 제6 스위치들(SW41-SW46)을 모두 닫는다. 나머지 스위치들은 모두 열린 상태가 유지된다. 이에 따라 노드B(nodeB)에서의 전압은 제2 출력노드전압(VnodeB2)이 유지되며, 제1 내지 제7 비교기(141-147)의 제1 입력단자에는 제2 출력노드전압(VnodeB2)이 인가된다. 제1 내지 제7 비교기(141-147)의 제2 입력단자에는, 각각 제2 그룹의 제1 기준전압(Vref21), 제2 기준전압(Vref22), 제3 기준전압(Vref23), 기준 중간전압(Vcm), 제4 기준전압(Vref24), 제5 기준전압(Vref25), 제6 기준전압(Vref26)이 인가된다. 제2 출력노드전압(VnodeB2)이 제2 그룹의 모든 기준전압들보다 크므로, 제1 내지 제7 비교기(141-147)는 모두 비교기 출력데이터로서 "1"을 출력한다. 이에 따라 디코더(150)에 입력되는 비교기 출력데이터(Cout[0:6])는 "1111111"이 된다. 디코더(150)는, 위 표 1에 나타낸 와 같이, "1111111"의 비교기 출력데이터(Cout[0:6])에 대한 제3 이진 출력 데이터 "111"을 출력시킨다.
도 28 및 도 29를 참조하면, 제2 출력노드전압(VnodeB2)에 대한 제3 이진 출력 데이터 "111"이 출력되면, 제2 사이클(cycle 2)의 제4 단계 컨버팅을 수행한다. 구체적으로 전류구동부(130)의 제4 내지 제6 감산 전류구동소스들(224-226) 각각에 연결되는 제4 내지 제6 감산스위치들(SW24-SW26)을 닫고, 제1 내지 제9 가산스위치들(SW11-SW19) 모두와 나머지 감산스위치들(SW21-SW23, SW27-SW29)은 열린 상태가 유지되도록 한다. 이에 따라, 노드B(nodeB)로부터 그라운드로 25??Iu+24??Iu+23??Iu의 전류가 흐른다. 이 경우 제4 이진 출력 데이터 "111" 구간에서 3.5칸 아래 방향으로 위치가 이동된다. 그 결과 노드B(nodeB)에서의 전압은, 제3 기준전압(Vref23)과 기준 중간전압(Vcm) 사이의 값을 갖는 제3 출력노드전압(VnodeB3)이 된다. 제3 출력노드전압(VnodeB3)이 제3 기준전압(Vref23)과 기준 중간전압(Vcm) 사이의 값을 가지므로, 제1 내지 제3 비교기(141-143)는 모두 비교기 출력데이터로서 "0"을 출력하고, 제4 내지 제7 비교기(144-147)는 모두 비교 출력데이터로서 "1"을 출력한다. 이에 따라 디코더(150)에 입력되는 비교기 출력데이터(Cout[0:6])는 "0001111"이 된다. 디코더(150)는, 위 표 1에 나타낸 와 같이, "0001111"의 비교기 출력데이터(Cout[0:6])에 대한 제4 이진 출력 데이터 "100"을 출력시킨다.
도 30 및 도 31을 참조하면, 제2 사이클(cycle 2)이 끝나면, 제3 사이클(cycle 3)의 제5 단계 컨버팅 동작을 수행한다. 먼저 노드B(nodeB)에서의 전압이 제3 출력노드전압(VnodeB3)인 상태에서, 비교부(140) 내의 제2 그룹의 제1 내지 제6 스위치들(SW41-SW46)을 모두 열고, 제3 그룹의 제1 내지 제6 스위치들(SW51-SW56)을 모두 닫는다. 나머지 스위치들은 모두 열린 상태가 유지된다. 이에 따라 노드B(nodeB)에서의 전압은 제3 출력노드전압(VnodeB3)이 유지되며, 제1 내지 제7 비교기(141-147)의 제1 입력단자에는 제3 출력노드전압(VnodeB3)이 인가된다. 제1 내지 제7 비교기(141-147)의 제2 입력단자에는, 각각 제3 그룹의 제1 기준전압(Vref31), 제2 기준전압(Vref32), 제3 기준전압(Vref33), 기준 중간전압(Vcm), 제4 기준전압(Vref34), 제5 기준전압(Vref35), 제6 기준전압(Vref36)이 인가된다. 제3 출력노드전압(VnodeB3)이 제3 그룹의 모든 기준전압들보다 크므로, 제1 내지 제7 비교기(141-147)는 모두 비교기 출력데이터로서 "1"을 출력한다. 이에 따라 디코더(150)에 입력되는 비교기 출력데이터(Cout[0:6])는 "1111111"이 된다. 디코더(150)는, 위 표 1에 나타낸 와 같이, "1111111"의 비교기 출력데이터(Cout[0:6])에 대한 제5 이진 출력 데이터 "111"을 출력시킨다.
도 32 및 도 33을 참조하면, 제3 출력노드전압(VnodeB3)에 대한 제5 이진 출력 데이터 "111"이 출력되면, 제3 사이클(cycle 3)의 제6 단계 컨버팅을 수행한다. 구체적으로 전류구동부(130)의 제7 내지 제9 감산 전류구동소스들(227-229) 각각에 연결되는 제7 내지 제9 감산스위치들(SW27-SW29)을 닫고, 제1 내지 제9 가산스위치들(SW11-SW19) 모두와 나머지 감산스위치들(SW21-SW26)은 열린 상태가 유지되도록 한다. 이에 따라, 노드B(nodeB)로부터 그라운드로 22??Iu+2??Iu+??Iu의 전류가 흐른다. 이 경우 제5 이진 출력 데이터 "111" 구간에서 3.5칸 아래 방향으로 위치가 이동된다. 그 결과 노드B(nodeB)에서의 전압은, 제2 기준전압(Vref32)과 제3 기준전압(Vref33) 사이의 값을 갖는 제4 출력노드전압(VnodeB4)이 된다. 제4 출력노드전압(VnodeB4)이 제2 기준전압(Vref32)과 제3 기준전압(Vref33) 사이의 값을 가지므로, 제1 내지 제2 비교기(141-142)는 모두 비교기 출력데이터로서 "0"을 출력하고, 제3 내지 제7 비교기(143-147)는 모두 비교 출력데이터로서 "1"을 출력한다. 이에 따라 디코더(150)에 입력되는 비교기 출력데이터(Cout[0:6])는 "0011111"이 된다. 디코더(150)는, 위 표 1에 나타낸 와 같이, "0011111"의 비교기 출력데이터(Cout[0:6])에 대한 제6 이진 출력 데이터 "101"을 출력시킨다.
도 34 및 도 35를 참조하면, 제6 이진 출력 데이터가 "100" 또는 "011"이 아니므로 미스매치 정정 단계인 제4 사이클(cycle 4)을 수행한다. 구체적으로 제4 출력노드전압(VnodeB4)에 대한 이진 출력 데이터 "101"이 출력되었으므로, 전류구동부(130)의 제8 및 제9 감산 전류구동소스들(228, 229) 각각에 연결되는 제8 및 제9 감산스위치들(SW28, SW29)을 닫고, 제1 내지 제9 가산스위치들(SW21-SW29) 모두와 나머지 감산스위치들(SW21-SW27)은 열린 상태가 유지되도록 한다. 이에 따라, 노드B(nodeB)에서 그라운드로 2??Iu+Iu의 전류가 흐르고, 그 결과 노드B(nodeB)에서의 전압은, 기준 중간전압(Vcm)에 근접한 크기의 제5 출력노드전압(VnodeB5)이 된다. 제5 출력노드전압(VnodeB5)은, 1.5칸 아래로 이동하여 기준 중간전압(Vcm)보다 작은 값을 갖는다. 즉 제1 내지 제7 비교기(141-147)로부터의 비교기 출력신호들(Cout[0:6])은 "0000111"가 되고, 디코더(150)는 이진 출력 데이터 "011"을 출력한다. 이 경우 제4 비교기(144)의 출력신호가 "1"에서 "0"으로 전환되었으며, 따라서 추가적인 동작 없이 플래그 신호로서 플래그 이진 데이터 "0"을 발생시킨다.
이 경우 제4 비교기(144)의 출력신호가 "1"에서 "0"으로 전환되었으며, 추가적인 동작 없이 플래그 신호로서 플래그 이진 데이터 "0"을 발생시킨다. 따라서 미스매치 정정 로직(160)은, 2??Iu+Iu에 대응되는 이진데이터 "101"과 플래그 이진 데이터 "0"을 제1 이진 출력 데이터, 제3 이진 출력 데이터, 및 제5 이진 출력 데이터로 구성되는 MSB에서 9번째 비트까지의 데이터에 더해준다. 즉 MSB에서 9번째 비트까지의 데이터 "110111111"에 2??Iu+Iu에 대응되는 이진데이터 "101"과 플래그 이진 데이터 "0"을 더한 최종 디지털 출력 데이터 "111000010"이 얻어진다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다.
110...샘플링 스위치부 120...샘플링부
130...전류구동부 140...비교부
150...디코더 160...미스매치 정정 로직
170...기준전압발생부 180...스위칭 제어 로직
190...클럭 발생부

Claims (20)

  1. 입력노드와 출력노드 사이에서 배치되며, 상기 입력노드전압에 비해 증가된 출력노드전압을 발생시키는 가산 전류구동부, 및 상기 입력노드전압에 비해 감소된 출력노드전압을 발생시키는 감산 전류구동부를 포함하는 전류구동부;
    각각이 제1 입력단자에 공통으로 입력되는 상기 출력노드전압과 제2 입력단자에 입력되는 기준전압의 비교 결과를 출력하는 복수개의 비교기들을 포함하는 비교부; 및
    상기 비교부의 출력데이터를 이진 데이터로 디코딩하여 출력하는 디코더를 포함하는 아날로그-디지털 변환기.
  2. 제1항에 있어서,
    입력전압이 인가되는 단자와 상기 입력노드 사이에 배치되는 샘플링 스위치; 및
    상기 입력노드와 그라운드 사이에 배치되는 샘플링 커패시터를 더 포함하는 아날로그-디지털 변환기.
  3. 제1항에 있어서,
    상기 가산 전류구동부는, 전압공급단자와 상기 출력노드 사이에서 병렬로 결합되도록 배치되어 상기 출력노드 방향으로 전류를 공급하는 복수개의 가산 전류구동소스들, 및 각각이 상기 가산 전류구동소스들 각각과 상기 출력노드 사이에 배치되는 복수개의 제1 스위치들을 포함하며, 그리고
    상기 감산 전류구동부는, 상기 출력노드와 그라운드 사이에서 병렬로 결합되도록 배치되어 상기 그라운드 방향으로 전류를 공급하는 복수개의 감산 전류구동소스들, 및 각각이 상기 출력노드와 상기 감산 전류구동소스들 각각의 사이에 배치되는 복수개의 제2 스위치들을 포함하는 아날로그-디지털 변환기.
  4. 제3항에 있어서,
    상기 가산 전류구동소스들의 각각 및 상기 감산 전류구동소스들 각각은, 가중된 전류량을 공급하는 아날로그-디지털 변환기.
  5. 제3항에 있어서,
    상기 가산 전류구동소스들은, 28??Iu의 전류량을 공급하는 제1 가산 전류구동소스, 27??Iu의 전류량을 공급하는 제2 가산 전류구동소스, 26??Iu의 전류량을 공급하는 제3 가산 전류구동소스, 25??Iu의 전류량을 공급하는 제4 가산 전류구동소스, 24??Iu의 전류량을 공급하는 제5 가산 전류구동소스, 23??Iu의 전류량을 공급하는 제6 가산 전류구동소스, 22??Iu의 전류량을 공급하는 제7 가산 전류구동소스, 2??Iu의 전류량을 공급하는 제8 가산 전류구동소스, 및 Iu의 전류량을 공급하는 제9 가산 전류구동소스를 포함하고,
    상기 감산 전류구동소스들은, 28??Iu의 전류량을 공급하는 제1 감산 전류구동소스, 27??Iu의 전류량을 공급하는 제2 감산 전류구동소스, 26??Iu의 전류량을 공급하는 제3 감산 전류구동소스, 25??Iu의 전류량을 공급하는 제4 감산 전류구동소스, 24??Iu의 전류량을 공급하는 제5 감산 전류구동소스, 23??Iu의 전류량을 공급하는 제6 감산 전류구동소스, 22??Iu의 전류량을 공급하는 제7 감산 전류구동소스, 2??Iu의 전류량을 공급하는 제8 감산 전류구동소스, 및 Iu의 전류량을 공급하는 제9 감산 전류구동소스를 포함하는 아날로그-디지털 변환기.
  6. 제1항에 있어서,
    상기 복수개의 비교기들은, 중간 비교기를 중심으로 대칭되게 배치되는 상위 비교기들 및 하위 비교기들을 포함하는 아날로그-디지털 변환기.
  7. 제6항에 있어서,
    상기 상위 비교기들 및 하위 비교기들은, 상기 제1 입력단자로 상기 출력노드전압을 입력받고, 상기 제2 입력단자로 복수개의 기준전압들 중 어느 하나의 기준전압을 선택적으로 입력받으며, 그리고
    상기 중간 비교기는, 상기 제1 입력단자로 상기 출력노드전압을 입력받고, 상기 제2 입력단자로 기준 중간전압을 입력받는 아날로그-디지털 변환기.
  8. 제7항에 있어서,
    상기 기준 중간전압은 상기 기준전압들의 중간값을 갖는 아날로그-디지털 변환기.
  9. 제1항에 있어서, 상기 복수개의 비교기들은,
    상기 제1 입력단자로 상기 출력노드전압을 입력받고, 상기 제2 입력단자로 제1 그룹의 제1 기준전압, 제2 그룹의 제1 기준전압, 및 제3 그룹의 제1 기준전압을 선택적으로 입력받는 제1 비교기;
    상기 제1 입력단자로 상기 출력노드전압을 입력받고, 상기 제2 입력단자로 제1 그룹의 제2 기준전압, 제2 그룹의 제2 기준전압, 및 제3 그룹의 제2 기준전압을 선택적으로 입력받는 제2 비교기;
    상기 제1 입력단자로 상기 출력노드전압을 입력받고, 상기 제2 입력단자로 제1 그룹의 제3 기준전압, 제2 그룹의 제3 기준전압, 및 제3 그룹의 제3 기준전압을 선택적으로 입력받는 제3 비교기;
    상기 제1 입력단자로 상기 출력노드전압을 입력받고, 상기 제2 입력단자로 기준 중간전압을 입력받는 제4 비교기;
    상기 제1 입력단자로 상기 출력노드전압을 입력받고, 상기 제2 입력단자로 제1 그룹의 제4 기준전압, 제2 그룹의 제4 기준전압, 및 제3 그룹의 제4 기준전압을 선택적으로 입력받는 제5 비교기;
    상기 제1 입력단자로 상기 출력노드전압을 입력받고, 상기 제2 입력단자로 제1 그룹의 제5 기준전압, 제2 그룹의 제5 기준전압, 및 제3 그룹의 제5 기준전압을 선택적으로 입력받는 제6 비교기;
    상기 제1 입력단자로 상기 출력노드전압을 입력받고, 상기 제2 입력단자로 제1 그룹의 제6 기준전압, 제2 그룹의 제6 기준전압, 및 제3 그룹의 제6 기준전압을 선택적으로 입력받는 제7 비교기를 포함하는 아날로그-디지털 변환기.
  10. 제9항에 있어서,
    상기 제1 그룹의 제1 기준전압부터, 제2 기준전압, 제3 기준전압, 기준 중간전압, 제4 기준전압, 제5 기준전압, 및 제6 기준전압은, 최대 기준전압 및 그라운드전압 사이의 구간을 8등분하는 값들 중 순차적으로 큰 값에서 작은 값을 갖는 아날로그-디지털 변환기.
  11. 제10항에 있어서,
    상기 제2 그룹의 제1 기준전압부터, 제2 기준전압, 제3 기준전압, 기준 중간전압, 제4 기준전압, 제5 기준전압, 및 제6 기준전압은, 상기 기준 중간전압을 중심으로 상기 기준 중간전압보다 큰 제1 최대 기준전압과, 상기 기준 중간전압보다 작은 제2 최대 기준전압 사이의 구간을 8등분하는 값들 중 순차적으로 큰 값에서 작은 값을 갖는 아날로그-디지털 변환기.
  12. 제11항에 있어서,
    상기 제1 최대 기준전압은, (제1 그룹의 제3 기준전압-기준 중간전압)/2의 크기를 가지며, 그리고
    상기 제2 최대 기준전압은, (기준 중간전압-제1 그룹의 제4 기준전압)/2의 크기를 갖는 아날로그-디지털 변환기.
  13. 제12항에 있어서,
    상기 제3 그룹의 제1 기준전압부터, 제2 기준전압, 제3 기준전압, 기준 중간전압, 제4 기준전압, 제5 기준전압, 및 제6 기준전압은, 상기 기준 중간전압을 중심으로 상기 기준 중간전압보다 큰 제3 최대 기준전압과, 상기 기준 중간전압보다 작은 제4 최대 기준전압 사이의 구간을 8등분하는 값들 중 순차적으로 큰 값에서 작은 값을 갖는 아날로그-디지털 변환기.
  14. 제13항에 있어서,
    상기 제3 최대 기준전압은, (제2 그룹의 제3 기준전압-기준 중간전압)/2의 크기를 가지며, 그리고
    상기 제4 최대 기준전압은, (기준 중간전압-제2 그룹의 제4 기준전압)/2의 크기를 갖는 아날로그-디지털 변환기.
  15. 제14항에 있어서,
    각각이 상기 제1 내지 제3 비교기 및 제5 내지 제7 비교기의 제2 입력단자들 각각과 상기 제1 그룹의 제1 내지 제6 기준전압 인가단자들 각각의 사이에 배치되는 복수개의 제3 스위치들과,
    각각이 상기 제1 내지 제3 비교기 및 제5 내지 제7 비교기의 제2 입력단자들 각각과 상기 제2 그룹의 제1 내지 제6 기준전압 인가단자들 각각의 사이에 배치되는 복수개의 제4 스위치들과, 그리고
    각각이 상기 제1 내지 제3 비교기 및 제5 내지 제7 비교기의 제2 입력단자들 각각과 상기 제3 그룹의 제1 내지 제6 기준전압 인가단자들 각각의 사이에 배치되는 복수개의 제5 스위치들을 더 포함하는 아날로그-디지털 변환기.
  16. 제15항에 있어서, 상기 비교부는,
    상기 출력노드가 상기 입력전압과 같은 제1 출력노드전압을 갖는 제1 단계와 상기 출력노드가 상기 기준 중간전압보다 커지거나 작아지는 크기의 제2 출력노드전압을 갖는 제2 단계에서 상기 제3 스위치들만 닫히는 제1 사이클의 비교기 동작을 수행하고,
    상기 출력노드가 상기 제2 출력노드전압을 갖는 제2 단계와 상기 출력노드가 상기 기준 중간전압보다 작아지거나 커지는 크기의 제3 출력노드전압을 갖는 제3 단계에서 상기 제4 스위치들만 닫히는 제2 사이클의 비교기 동작을 수행하며, 그리고
    상기 출력노드가 상기 제3 출력노드전압을 갖는 제3 단계와 상기 출력노드가 상기 기준 중간전압보다 커지거나 작아지는 크기의 제4 출력노드전압을 갖는 제4 단계에서 상기 제5 스위치들만 닫히는 제3 사이클의 비교기 동작을 수행하는 아날로그-디지털 변환기.
  17. 제16항에 있어서,
    상기 비교부로부터 출력되는 출력데이터를 디코딩하여 이진 데이터를 발생시키고 발생된 이진 데이터 중 일부를 디지털 출력 데이터로 출력하는 디코더를 더 포함하는 아날로그-디지털 변환기.
  18. 제17항에 있어서,
    상기 디코더는,
    상기 제1 단계에서의 상기 제1 사이클의 비교기 동작에 의해 발생되는 이진 데이터와, 상기 제2 단계에서의 상기 제2 사이클의 비교기 동작에 의해 발생되는 이진 데이터와, 그리고 상기 제3 단계에서의 상기 제3 사이클의 비교기 동작에 의해 발생되는 이진 데이터에 의해 MSB부터 아홉번째 비트의 디지털 출력 데이터를 발생시키고, 그리고
    상기 제4 단계에서의 상기 제3 사이클의 비교기 동작에 의해 발생되는 이진 데이터에 의해 LSB의 디지털 출력 데이터를 발생시키는 아날로그-디지털 변환기.
  19. 제18항에 있어서,
    상기 디코더는, 최종 사이클인 상기 제3 사이클의 컨버팅 동작을 수행한 후에 미스매치 정정을 위한 플래그 신호로서 플래그 이진 데이터 "0"을 발생시키는 아날로그-디지털 변환기.
  20. 제19항에 있어서,
    상기 플래그 이진 데이터 "0"이 발생되면 미스매치 정정 동작을 수행하는 미스매치 정정 로직을 더 포함하는 아날로그-디지털 컨버터.
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