CN112886966A - 旋转变压器解码方法、设备及计算机可读存储器 - Google Patents
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Abstract
本发明实施例提供了一种旋转变压器解码方法、设备及计算机可读存储器，所述方法包括：将积分器的积分初始点对齐到所述预处理硬件电路延时变化对解码精度影响最小区域中的任一值；对来自所述预处理硬件电路的信号进行解码处理，并通过所述积分器对解码后的信号进行积分运算；根据延时补偿值以及积分运算后的信号生成与所述旋转变压器的输出信号对应的角度。本发明通过将解码芯片的积分器的积分初始点对齐到芯片外硬件电路延时变化对解码精度影响最小区域，可最大限度提高解码芯片的鲁棒性与解码精度，有效地解决产品批量一致性问题。
Description
技术领域
本发明涉及电机控制领域，更具体地说，涉及一种旋转变压器解码方法、设备及计算机可读存储器。
背景技术
永磁同步电机驱动系统作为新能源电动汽车的动力来源，其控制性能(如：输出力矩控制精度以及响应的快速性等)的优劣，直接影响整车运行性能和乘坐体验。而精确的永磁同步电机转子位置角度检测，是优异控制性能的前提条件。
德国英飞凌公司的车用32位多核单片机系列AURIXTM中的高端芯片(如：TC275T等)搭载有可直接用于旋变软件解码的DSADC(Delta-Sigma Analog-to-Digital Converter，Δ-Σ模数转换器)模块。如图1所示，在使用上述搭载有DSADC模块111的芯片11进行旋变软件解码的方案中，需通过芯片外硬件电路12、两路DSADC模块111以及软件算法相互配合，具体地，若在DSADC模块111中进行角度解码，则最终输出角度可简单表示为：
θ＝ARCTAN(SINE,COSINE)+2π×f×Td
在式(1)中，ARCTAN()为反正切运算，SINE与COSINE分别是DSADC模块输出的正弦信号与余弦信号的包络线；f为运行频率；Td为延时补偿值，理论上该值为常数。
使用DSADC模块进行软件解码，不仅方案简单，可有效地降低系统成本，且检测永磁同步电机转子位置的精度高。
然而，该方案也存在缺陷——批量产品中因各产品所用器件参数差异，导致芯片外硬件电路(该芯片外硬件电路12具体可包括缓冲器121、差分放大器122、旋转变压器123以及信号链路线缆等)对旋变信号产生的延时不一致，从而使解码角度出现明显偏差。如图2所示，为以光电编码器为基准的测试结果，例如在1200Hz时，若芯片外硬件电路12延时变化量由0us变成8us时，由光编码器获得的输出角度θ(光编)与由包含DSADC模块的芯片11获得的输出角度θ(DSADC)的差值变大了约1.8°。
发明内容
本发明实施例针对上述因芯片外部硬件电路对旋变信号产生的延时不一致，导致解码芯片的解码角度出现明显偏差的问题，提供一种旋转变压器解码方法、设备及计算机可读存储器。
本发明实施例解决上述技术问题的技术方案是，提供一种旋转变压器解码方法，应用于解码芯片，且所述解码芯片经由预处理硬件电路与所述旋转变压器的输出端连接，所述解码芯片包含Δ-Σ模数转换器模块和积分器，所述方法包括：
将积分器的积分初始点对齐到所述预处理硬件电路延时变化对解码精度影响最小区域中的任一值；
对来自所述预处理硬件电路的信号进行解码处理，并通过所述积分器对解码后的信号进行积分运算；
根据延时补偿值以及积分运算后的信号生成与所述旋转变压器的输出信号对应的角度。
优选地，所述方法包括：获取所述预处理硬件电路延时变化对解码精度影响最小区域，且所述获取所述预处理硬件电路延时变化对解码精度影响最小区域，包括：
模拟所述预处理硬件电路的延时时间和延时值，生成延时补偿曲线；
将所述延时补偿曲线上任意时间段(t0，t1)设为所述预处理硬件电路延时变化对解码精度影响最小区域，且所述时间段(t0，t1)包含所述延时补偿曲线上的延时值的极大值或极小值。
优选地，所述获取所述预处理硬件电路延时变化对解码精度影响最小区域，还包括：
根据期望补偿值确定所述时间段(t0，t1)中的t0及t1的值。
优选地，所述将积分器的积分初始点对齐到预处理硬件电路延时变化对解码精度影响最小区域中的任一值，包括：
获取所述解码芯片的最优符号延时捕获值，并关闭所述积分器；
基于所述最优符号延时捕获值将所述积分器的积分初始点挪到所述预处理硬件电路延时变化对解码精度影响最小区域中的任一值，并使能所述积分器。
优选地，所述获取所述解码芯片的符号延时捕获值包括：
在所述解码芯片完成初始化后的预设学习时间内，以预设周期读取所述解码芯片的寄存器获取多个符号延时捕获值；
根据所述多个符号延时捕获值获取所述最优符号延时捕获值。
优选地，所述将积分器的积分初始点对齐到所述预处理硬件电路延时变化对解码精度影响最小区域中的任一值，包括：
调整所述预处理硬件电路的硬件参数，以使所述积分器的积分初始点对齐到所述预处理硬件电路延时变化对解码精度影响最小区域中的任一值；
或者，在所述解码芯片初始化完成后，调整所述Δ-Σ模数转换器模块和积分器的运行时刻，以使所述积分器的积分初始点对齐到所述预处理硬件电路延时变化对解码精度影响最小区域中的任一值。
优选地，所述延时补偿值为所述预处理硬件电路延时变化对解码精度影响最小区域中最大延时补偿值和最小延时补偿值的平均值；所述将积分器的积分初始点对齐到预处理硬件电路延时变化对解码精度影响最小区域中的任一值，包括：
将所述积分器的积分初始点对齐到所述延时补偿值。
优选地，所述预处理硬件电路延时变化对解码精度影响最小区域，通过以下步骤获得：
以光电编码器的输出角度为基准，获取解码延时补偿值与预处理硬件电路延时变化量的关系；
根据所述解码延时补偿值与预处理硬件电路延时变化量的关系，通过电路最坏情况分析获得批量的预处理硬件电路对旋转变压器输出信号造成的延时波动范围，并基于所述延时波动范围及解码延时补偿值与预处理硬件电路延时变化量的关系获取所述预处理硬件电路延时变化对解码精度影响最小区域。
本发明实施例还提供一种旋转变压器解码设备，包括存储器和处理器，所述存储器中存储有可在所述处理器上运行的计算机程序，所述处理器执行所述计算机程序时实现如上所述旋转变压器解码方法的步骤。
本发明实施例还提供一种计算机可读存储介质，所述计算机可读存储介质上存储有计算机程序，所述计算机程序被处理器执行时，实现如上所述旋转变压器解码方法的步骤。
本发明实施例的旋转变压器解码方法、设备及计算机可读存储器，通过将解码芯片的积分器的积分初始点对齐到芯片外硬件电路延时变化对解码精度影响最小区域，可最大限度提高解码芯片的鲁棒性与解码精度，有效地解决产品批量一致性问题。本发明实施例可为提高电机控制精度等创造有利条件，且实现简单，可行性高。
附图说明
图1是现有的通过搭载有DSADC模块的芯片进行旋变软件解码的示意图；
图2是现有的通过搭载有DSADC模块的芯片进行旋变软件解码的解码结果与光电编码器的解码结果的对比测试图；
图3是本发明实施例提供的旋转变压器解码方法的流程示意图；
图4是本发明实施例提供的旋转变压器解码方法中，获取预处理硬件电路延时变化对解码精度影响最小区域的示意图；
图5是本发明实施例提供的旋转变压器解码方法中，将积分器的积分初始点对齐到所述预处理硬件电路延时变化对解码精度影响最小区域的流程示意图；
图6是本发明实施例提供的旋转变压器解码设备的示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
如图3所示，是本发明实施例提供的旋转变压器解码方法的示意图，该方法可应用于搭载有DSADC模块的解码芯片，并解码旋转变压器的输出信号获得对应的角度。上述搭载有DSADC模块的解码芯片经由预处理硬件电路与旋转变压器的输出端连接，上述旋转变压器可跟随电机轴旋转，并输出正弦信号和余弦信号。具体地，上述解码芯片包含有激励信号发生器以及两路解码链路，两路解码链路分别用于处理经旋转变压器调制后的正弦信号和余弦信号，且每一解码链路包含一个Δ-Σ模数转换器模块和一个积分器；预处理硬件电路包括有滤波器、放大器、旋转变压器、两路预处理链路以及信号链路线缆等，且滤波器和放大器将解码芯片的激励信号发生器输出的激励信号进行滤波和放大处理后输入到旋转变压器，每一路预处理链路分别包括缓冲器和差分放大器，并将旋转变压器的一路输出信号(即正弦信号或余弦信号)进行缓冲和差分放大处理。
本实施例的方法可集成到搭载有DSADC模块的解码芯片，并基于运行于上述解码芯片的软件实现。具体地，该方法包括：
步骤S31：将积分器的积分初始点对齐到预处理硬件电路延时变化对解码精度影响最小区域中的任一值。该步骤可在解码芯片正式对旋转变压器输出的正弦信号和余弦信号进行解码操作之前执行，例如可在解码芯片初始化阶段执行。
在预处理硬件电路延时变化对解码精度影响最小区域内，因预处理硬件电路的参数、状态等造成的延时变化基本不会影响解码芯片解码获得的角度，从而当积分器的积分初始点与预处理硬件电路延时变化对解码精度影响最小区域对齐时，即使预处理硬件电路延时差异较大，积分计算获得的解码角度基本不会受到影响。在实际应用中，可将积分器的积分初始点对齐到预处理硬件电路延时变化对解码精度影响最小区域内的任一值。当然，为提高精度，可将积分器的积分初始点对齐到预处理硬件电路延时变化对解码精度影响最小区域内的中间位置。
步骤S32：对来自预处理硬件电路的信号进行解码处理，并通过积分器对解码后的信号进行积分运算，即提取旋变信号的包络线。
在该步骤中，解码芯片先产生输出一个激励信号，该激励信号经预处理硬件电路的滤波、放大处理后输入到旋转变压器，使旋转变压器产生输出信号。该解码芯片的两路解码链路再分别对经过预处理硬件电路处理(例如缓冲、差分放大等)的信号进行解码、滤波、整形等处理，然后再通过积分器对解码后的信号进行积分运算，获得解调后的正弦信号和余弦信号。
步骤S33：根据延时补偿值以及积分运算后的信号(即旋变信号的包络线)生成与旋转变压器的输出信号对应的角度。
具体地，上述与旋转变压器的输出信号对应的角度θ可表示为：
θ＝ARCTAN(SINE,COSINE)+2π×f×Td′ (1)
在式(1)中，ARCTAN()为反正切运算，SINE与COSINE分别是积分器输出的正弦信号与余弦信号的包络线；f为解码芯片的运行频率；Td’为解码芯片的延时补偿值。上述延时补偿值Td’可以为步骤S31中的预处理硬件电路延时变化对解码精度影响最小区域内的值。
上述旋转变压器解码方法通过将解码芯片中的积分器的积分初始点对齐到预处理硬件电路延时变化对解码精度影响最小区域中的任一值，因此即使解码芯片与旋转变压器之间的预处理硬件电路的参数存在一定差异，也可使得其输出角度偏差较小，即可最大限度提高DSADC软件解码方案的鲁棒性与解码精度，有效解决产品批量一致性问题，也就是说，即使批量产品存在一定的差异，也可保证该批量产品中各个产品的精度。
在本发明的一个实施例中，上述旋转变压器解码方法还包括：获取预处理硬件电路延时变化对解码精度影响最小区域。并且，获取所述预处理硬件电路延时变化对解码精度影响最小区域，具体可包括以下步骤：
模拟预处理硬件电路的延时时间和延时值，生成延时补偿曲线。上述延时补偿曲线可包括预处理硬件电路的多个延时时间和对应的延时值。
将延时补偿曲线上任意时间段(t0，t1)设为预处理硬件电路延时变化对解码精度影响最小区域，并且上述时间段(t0，t1)包含延时补偿曲线上的延时值的极大值或极小值。
此外，上述获取预处理硬件电路延时变化对解码精度影响最小区域，还可包括：根据期望补偿值确定时间段(t0，t1)中的t0及t1的值，上述期望补偿值可提前设定。该步骤可通过将各个时间段(t0，t1)内的预处理硬件电路的延时值与期望补偿值进行比较，并在某一时间段(t0，t1)内的预处理硬件电路的延时值小于或等于期望补偿值时，将该时间段(t0，t1)确定为预处理硬件电路延时变化对解码精度影响最小区域。
在本发明的另一实施例中，上述预处理硬件电路延时变化对解码精度影响最小区域中的任一值，可通过以下方式获得：
首先，以光电编码器为基准，获取解码延时补偿值与预处理硬件电路延时变化量的关系，具体地，可通过以下计算式获得解码延时补偿值Td与预处理硬件电路延时变化量的关系：
其中θ(光编)为光电编码器的输出角度，θ(DSADC)为相同条件下搭载有DSADC模块的解码芯片的输出角度，f为解码芯片的频率。
然后，根据解码延时补偿值与预处理硬件电路延时变化量的关系，通过电路最坏情况分析获得批量的预处理硬件电路对旋转变压器输出信号造成的延时波动范围(例如通过改变预处理硬件电路的参数来获得不同情况下的延时补偿值)，并基于上述延时波动范围及解码延时补偿值与预处理硬件电路延时变化量的关系获取预处理硬件电路延时变化对解码精度影响最小区域。
以下以带光电编码器(作基准)FPGA模型和旋转变压器FPGA模型(实验对象为某型使用TC275芯片的控制器，其支持搭载有DSADC模块的解码芯片与光电编码器，实验条件为dSPACE-HIL台架)为例，说明预处理硬件电路延时变化对解码精度影响最小区域中的任一值的过程：
首先，测试DSADC软件解码(即旋转变压器FPGA模型)的解码延时补偿值Td与预处理硬件电路延时变化量的关系，如图4所示。在图4中，曲线上的每一个点对应一个具有特定硬件参数的预处理硬件电路，由图4可知，当预处理硬件电路对解码芯片输出的旋变激励信号延时变化量在(16us，26us)或(39.8us，49.8us)两个长度为10us的区间时，延时补偿值Td的变化非常小，约1us，范围分别约为(112.8us,113.8us)或(101.5us,102.5us)，即影响最小区域a与b。
预处理硬件电路对旋变信号造成的标准延时为71.1us。通过最坏电路分析(WorstCase Circuit Analysis，WCCA)得批量的预处理硬件电路的延时的变化量范围约为(-4.48us，4.51us)。
由于影响最小区域a或b位于批量的预处理硬件电路的延时的变化量范围内，因此可将解码芯片的积分器的积分初始点，对齐这两个最小区域之一即可，例如选择影响最小区域a。并可根据以下计算式(3)确定出延时补偿值Td’为113.3us，即延时补偿值Td’取预处理硬件电路延时变化对解码精度影响最小区域中最大延时补偿值和最小延时补偿值的平均值。
其中Td_min为影响最小区域a中延时补偿值的最小值(例如图4中的112.8us)，Td_max为影响最小区域a中延时补偿值的最大值(例如图4中的113.8us)。从而可保证批量时，该解码芯片延时补偿偏差范围约为(-0.5us，0.5us)，若在1200Hz运行时，解码角度偏差范围仅约为(-0.216°，0.216°)。
如图5所示，是本发明实施例提供的旋转变压器解码方法中，将积分器的积分初始点对齐到预处理硬件电路延时变化对解码精度影响最小区域中的任一值的流程示意图，其具体包括：
步骤S311：在系统上电后，使能解码芯片，包括使能DSADC模块(调制器和解调器)、积分器等，并启动计时器。
步骤S312：判断计时器是否达到预设的学习时间。若计时器达到预设的学习时间，则执行步骤S315,否则执行步骤S313。
步骤S313：判断解码芯片的寄存器中的SDCAP(Sign Delay Capture Value，符号延时捕获值)是否被更新。若符号延时捕获值被更新，则执行步骤S314，否则返回步骤S312。
步骤S314：读取寄存器中的符号延时捕获值，并进行初步的筛选(例如排出一些超出预设范围的值等)，然后返回步骤S312。
步骤S315：根据多次读取的符号延时捕获值，筛选获得最优符号延时捕获值。具体的筛选规则可根据需要设定，例如最优符号延时捕获值可以为多个符号延时捕获值的平均值，或者概率最大的符号延时捕获值等。
步骤S316：关闭积分器，即停止向积分器发送使能信号。
步骤S317：基于最优符号延时捕获值将积分器的积分初始点挪到预处理硬件电路延时变化对解码精度影响最小区域中的任一值，并使能积分器。例如在达到最优符号延时捕获值时开始计时，并在计时器的计时时间达到预处理硬件电路延时变化对解码精度影响最小区域对应的时间之后，使能积分器。
此外，还可通过以下方式将积分器的积分初始点对齐到预处理硬件电路延时变化对解码精度影响最小区域，例如调整预处理硬件电路的硬件参数，改变预处理硬件电路对旋变信号的相频特性，以使积分器的积分初始点对齐到预处理硬件电路延时变化对解码精度影响最小区域中的任一值；或者，在解码芯片初始化完成后，调整Δ-Σ模数转换器模块和积分器的运行时刻，以使积分器的积分初始点对齐到预处理硬件电路延时变化对解码精度影响最小区域中的任一值等。
本发明实施例还提供一种旋转变压器解码设备6，该设备6具体可以是搭载有DSADC模块的解码芯片，如图6所示，该旋转变压器解码设备6包括存储器61和处理器62，存储器61中存储有可在处理器62执行的计算机程序，且处理器62执行计算机程序时实现如上所述旋转变压器解码方法的步骤。
本实施例中的旋转变压器解码设备6与上述图1对应实施例中的旋转变压器解码方法属于同一构思，其具体实现过程详细见对应的方法实施例，且方法实施例中的技术特征在本设备实施例中均对应适用，这里不再赘述。
本发明实施例还提供一种计算机可读存储介质，该存储介质上存储有计算机程序，计算机程序被处理器执行时，实现如上所述旋转变压器解码方法的步骤。本实施例中的计算机可读存储介质与上述图1对应实施例中的旋转变压器解码方法属于同一构思，其具体实现过程详细见对应的方法实施例，且方法实施例中的技术特征在本设备实施例中均对应适用，这里不再赘述。
应理解，上述实施例中各步骤的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本申请实施例的实施过程构成任何限定。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述或记载的部分，可以参见其它实施例的相关描述。
本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、或者计算机软件和电子硬件的结合来实现。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本申请的范围。
在本申请所提供的实施例中，应该理解到，所揭露的旋转变压器解码方法及设备，可以通过其它的方式实现。例如，以上所描述的旋转变压器解码设备实施例仅仅是示意性的。
另外，在本申请各个实施例中的各功能单元可以集成在一个处理器中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。
所述集成的模块/单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本申请实现上述实施例方法中的全部或部分流程，也可以通过计算机程序来指令相关的硬件来完成，所述的计算机程序可存储于一计算机可读存储介质中，该计算机程序在被处理器执行时，可实现上述各个方法实施例的步骤。其中，所述计算机程序包括计算机程序代码，所述计算机程序代码可以为源代码形式、对象代码形式、可执行文件或某些中间形式等。所述计算机可读介质可以包括：能够携带所述计算机程序代码的任何实体或界面切换设备、记录介质、U盘、移动硬盘、磁碟、光盘、计算机存储器、只读存储器(Read-Only Memory，ROM)、随机存取存储器(Random Access Memory，RAM)、电载波信号、电信信号以及软件分发介质等。需要说明的是，所述计算机可读介质包含的内容可以根据司法管辖区内立法和专利实践的要求进行适当的增减，例如在某些司法管辖区，根据立法和专利实践，计算机可读介质不包括是电载波信号和电信信号。
以上所述实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围，均应包含在本申请的保护范围之内。
Claims (10)
1.一种旋转变压器解码方法，应用于解码芯片，且所述解码芯片经由预处理硬件电路与所述旋转变压器的输出端连接，所述解码芯片包含Δ-Σ模数转换器模块和积分器，其特征在于，所述方法包括：
将积分器的积分初始点对齐到所述预处理硬件电路延时变化对解码精度影响最小区域中的任一值；
对来自所述预处理硬件电路的信号进行解码处理，并通过所述积分器对解码后的信号进行积分运算；
根据延时补偿值以及积分运算后的信号生成与所述旋转变压器的输出信号对应的角度。
2.根据权利要求1所述的旋转变压器解码方法，其特征在于，所述方法包括：获取所述预处理硬件电路延时变化对解码精度影响最小区域，且所述获取所述预处理硬件电路延时变化对解码精度影响最小区域，包括：
模拟所述预处理硬件电路的延时时间和延时值，生成延时补偿曲线；
将所述延时补偿曲线上任意时间段(t0，t1)设为所述预处理硬件电路延时变化对解码精度影响最小区域，且所述时间段(t0，t1)包含所述延时补偿曲线上的延时值的极大值或极小值。
3.根据权利要求2所述的旋转变压器解码方法，其特征在于，所述获取所述预处理硬件电路延时变化对解码精度影响最小区域，还包括：
根据期望补偿值确定所述时间段(t0，t1)中的t0及t1的值。
4.根据权利要求1所述的旋转变压器解码方法，其特征在于，所述将积分器的积分初始点对齐到预处理硬件电路延时变化对解码精度影响最小区域中的任一值，包括：
获取所述解码芯片的最优符号延时捕获值，并关闭所述积分器；
基于所述最优符号延时捕获值将所述积分器的积分初始点挪到所述预处理硬件电路延时变化对解码精度影响最小区域中的任一值，并使能所述积分器。
5.根据权利要求3所述的旋转变压器解码方法，其特征在于，所述获取所述解码芯片的符号延时捕获值包括：
在所述解码芯片完成初始化后的预设学习时间内，以预设周期读取所述解码芯片的寄存器获取多个符号延时捕获值；
根据所述多个符号延时捕获值获取所述最优符号延时捕获值。
6.根据权利要求1所述的旋转变压器解码方法，其特征在于，所述将积分器的积分初始点对齐到所述预处理硬件电路延时变化对解码精度影响最小区域中的任一值，包括：
调整所述预处理硬件电路的硬件参数，以使所述积分器的积分初始点对齐到所述预处理硬件电路延时变化对解码精度影响最小区域中的任一值；
或者，在所述解码芯片初始化完成后，调整所述Δ-Σ模数转换器模块和积分器的运行时刻，以使所述积分器的积分初始点对齐到所述预处理硬件电路延时变化对解码精度影响最小区域中的任一值。
7.根据权利要求1所述的旋转变压器解码方法，其特征在于，所述延时补偿值为所述预处理硬件电路延时变化对解码精度影响最小区域中最大延时补偿值和最小延时补偿值的平均值；所述将积分器的积分初始点对齐到预处理硬件电路延时变化对解码精度影响最小区域中的任一值，包括：
将所述积分器的积分初始点对齐到所述延时补偿值。
8.根据权利要求1所述的旋转变压器解码方法，其特征在于，所述预处理硬件电路延时变化对解码精度影响最小区域，通过以下步骤获得：
以光电编码器的输出角度为基准，获取解码延时补偿值与预处理硬件电路延时变化量的关系；
根据所述解码延时补偿值与预处理硬件电路延时变化量的关系，通过电路最坏情况分析获得批量的预处理硬件电路对旋转变压器输出信号造成的延时波动范围，并基于所述延时波动范围及解码延时补偿值与预处理硬件电路延时变化量的关系获取所述预处理硬件电路延时变化对解码精度影响最小区域。
9.一种旋转变压器解码设备，其特征在于，包括存储器和处理器，所述存储器中存储有可在所述处理器上运行的计算机程序，所述处理器执行所述计算机程序时实现如权利要求1至8中任一项所述旋转变压器解码方法的步骤。
10.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质上存储有计算机程序，所述计算机程序被处理器执行时，实现如权利要求1至8中任一项所述旋转变压器解码方法的步骤。
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