JPH1013232A

JPH1013232A - Ｄａｃ用クロック位相調整回路

Info

Publication number: JPH1013232A
Application number: JP8162617A
Authority: JP
Inventors: Naoyuki Haraguchi; 尚之原口; Hidekazu Omori; 秀和大森
Original assignee: Kokusai Electric Corp
Current assignee: Kokusai Electric Corp
Priority date: 1996-06-24
Filing date: 1996-06-24
Publication date: 1998-01-16

Abstract

(57)【要約】【課題】温度などの状態変化によりＶＲＡＭよりＤＡ
Ｃに出力されるデータの遅延時間が変化してデータの位
相ずれが生じても、正確なＤＡ変換を行わせる。【解決手段】ＭＰＵ５はメモリ４からＶＲＡＭ１にデ
ータを書き込む。データは読出クロックによりＶＲＡＭ
１からクロック位相制御部６に読み込まれる。クロック
位相制御部６で読出クロックの他に順次位相のずれた複
数種類のクロックを生成し、これらのクロックによりＶ
ＲＡＭのデータをとりこぼしなく取り込む。クロック位
相制御部６でＶＲＡＭ１から読み出されるデータの位相
のずれに応じたＤＡＣ用クロックの最適位相選択信号を
作成する。ＭＰＵ５はクロック位相制御部６から最適ク
ロックの位相選択信号を取り込み、それをクロック位相
制御部６に戻す。クロック位相制御部６は選択信号入力
に基づいてデータに最適な位相関係にあるクロックを選
択しＤＡＣ用クロックとしてＤＡＣ３に出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＲＡＭの出力データ
をＤＡＣに取り込んでＤＡ変換する際に、出力データの
位相ずれに応じてＤＡＣ用クロックの位相を最適に調整
するＤＡＣ用クロック位相調整回路に係り、特にＶＲＡ
Ｍ出力を取り込むＤＡＣに好適なものに関する。

【０００２】

【従来の技術】パソコンなどのコンピュータでは、ビデ
オＲＡＭ（以下、ＶＲＡＭという）と呼ばれるカラーデ
ィスプレイ表示用メモリが使用され、その出力データは
デジタル−アナログ変換器（以下、ＤＡＣという）に読
み込まれて、ビット数に応じたカラー表示ができるよう
になっている。

【０００３】図３は、そのようなＶＲＡＭとＤＡＣの従
来の接続回路例を示し、（ａ）はブロック図、（ｂ）は
タイミングチャートである。１はｎビットのデータを入
力、保持、出力できるＶＲＡＭであり、ＶＲＡＭ１に保
持されたｎビットのデータは読出しクロックＣＬＫにて
各ビット共、１クロック１データづつ順次読み出され
る。３はＶＲＡＭ１のｎビットの出力データをデジタル
−アナログ変換（以下、ＤＡ変換という）するＤＡＣで
あり、ＶＲＡＭ１より入力されたｎビットの出力データ
を、読出しクロックＣＬＫをインバータ２で反転させて
１８０°位相をずらしたＤＡＣ用クロックＣＬＫ＊で順
次取り込み、ＤＡ変換して出力する。

【０００４】

【発明が解決しようとする課題】ところでＶＲＡＭは、
その構成上、温度、電圧、経時変化等の影響を受け、そ
れにより出力データの遅延時間が変化して位相ずれが生
じやすい。しかしながら、上述した従来技術では、ＶＲ
ＡＭ１より出力されるデータの遅延時間の変化により位
相ずれが生じると、ＤＡＣ用クロックＣＬＫ＊のサンプ
リングエッジに対し、ＤＡＣ３において正確なＤＡ変換
が行えない場合があった。例えば、図３（ｂ）に示すよ
うに、実線で示すＶＲＡＭの出力データが、状態変化に
より点線で示すように位相がずれた場合、実線のタイミ
ングでＤＡＣ３に取り込まれていた出力データが点線位
置にずれてしまうため、正確なＤＡ変換が行えなくな
る。正確なＤＡ変換が行えないと、ＶＲＡＭデータにあ
ってはカラー表示がおかしくなり、また一般のＲＡＭデ
ータにあってはデータ変換精度が落ちるという欠点があ
る。

【０００５】本発明の目的は、上述した従来技術の問題
点を解消して、温度などの状態変化によりＲＡＭより出
力されるデータの遅延時間が変化してデータの位相ずれ
が生じても、ＲＡＭの出力データに対して最適な位置関
係にあるＤＡＣ用クロックを自動的に判別してこれをＤ
ＡＣに与え、正確なＤＡ変換を行わせることができるク
ロック位相調整回路を提供することにある。

【０００６】

【課題を解決するための手段】請求項１に記載の発明
は、読出しクロックに同期してＲＡＭから読み出される
データをＤＡＣに取り込むためのＤＡＣ用クロックの位
相を、温度などの状態変化により変化する上記データの
位相ずれに応じて調整するＤＡＣ用クロック位相調整回
路において、ＲＡＭから読み出されるデータの位相ずれ
を調べるための調整用データを記憶するデータ用メモリ
と、定期的にまたはＲＡＭ出力要求があったときに、上
記データ用メモリからＲＡＭに調整用データを書き込む
制御を行うと共に、位相選択制御を行うためにクロック
位相制御部で作成された最適位相選択信号を取り込み、
取り込んだ最適位相選択信号をクロック位相制御部に戻
すＭＰＵとを備える。

【０００７】さらにＭＰＵの書き込み制御によりＲＡＭ
に書き込まれた調整用データが状態変化に応じて上記読
出しクロックの周期中のいずれのタイミングでＲＡＭか
ら読み出されても、そのタイミングの近くで調整用デー
タを読み取れるように、上記読出しクロックを基準にし
て順次位相をずらした複数種類のクロックを生成し、Ｒ
ＡＭから読み出される調整用データを上記複数種類のク
ロック毎に読み込み、これらの読み込みにより各クロッ
クの位相ずれに応じた位相ずれを伴う各調整用データと
上記複数種類のクロックとに基づいて、ＲＡＭから読み
出される調整用データの位相ずれに応じたＤＡＣ用クロ
ックの最適位相選択信号を作成し、この最適位相選択信
号がＭＰＵに取り込まれてＭＰＵより戻ってきたとき、
その最適位相選択信号に基づいて上記複数種類のクロッ
クの中から調整用データの位相のずれに最適な位相関係
にあるクロックを選択し、これをＤＡＣ用クロックとし
てＤＡＣに出力するクロック位相制御部とを備えたＤＡ
Ｃ用クロック位相調整回路である。

【０００８】請求項１に記載の発明の作用は次の通りで
ある。温度、電圧、経時変化などによりＲＡＭより出力
されるデータの遅延時間が変化した場合、このデータを
入力とするＤＡＣのＤＡＣ用クロックの位相が一定であ
ると、ＤＡＣにおいて入力されるＤＡＣ用クロックのサ
ンプリングエッジに対し出力データの位相がずれ、正確
なＤＡ変換が行えない。ところが請求項１に記載の発明
では、ＲＡＭの出力データに対して最適の位相関係にあ
るＤＡＣ用クロックを自動的に判別し、それをＤＡＣに
与えるので、ＲＡＭより出力されるデータの遅延時間が
変化しても、正確なＤＡ変換が行える。

【０００９】すなわち、請求項１の発明において、まず
ＭＰＵは、データの位相ずれを予め調べるためにデータ
用メモリからＲＡＭに調整用データを書き込む。この調
整用データは読出しクロックに同期してＲＡＭから読み
出され、クロック位相制御部に読み込まれる。

【００１０】クロック位相制御部では、読出しクロック
の他に、読出しクロックに対して順次位相のずれた複数
種類のクロックが生成され、読出しクロックを含むこれ
らの複数種類のクロックにより、ＲＡＭからの調整用デ
ータを読み込むので、読出しクロックの周期中のいずれ
のタイミングでＲＡＭから調整用データが読み出されて
も、その調整用データをいずれかの種類のクロックが、
そのタイミングの近くで読み込むことができる。複数種
類のクロックとクロック位相制御部に読み込まれた各調
整用データとから、ＲＡＭから読み出される調整用デー
タの位相のずれに応じたＤＡＣ用クロックの最適位相選
択信号が作成される。

【００１１】次にＭＰＵは、クロック位相制御部から最
適クロックの位相選択信号を取り込み、定期的にまたは
ＲＡＭ出力要求があったときに、取り込んだ最適位相選
択信号をクロック位相制御部に戻す。この最適位相選択
信号がＭＰＵより戻ってきたとき、クロック位相制御部
は、その最適位相選択信号入力に基づいて複数種類のク
ロックの中から調整用データの位相のずれに最適な位相
関係にあるクロックを選択し、これをＤＡＣ用クロック
としてＤＡＣに出力する。

【００１２】このように調整用データの位相ずれに最適
な位相関係にあるクロックがＤＡＣ用クロックとしてＤ
ＡＣに入力されるので、実際のデータについての正確な
ＤＡ変換を行うことができる。

【００１３】請求項２に記載の発明は、請求項１の発明
において、上記ＲＡＭがビデオＲＡＭ（ＶＲＡＭ）であ
り、上記データ用メモリがＶＲＡＭの任意の１データラ
インにデータを書き込むためのメモリであって、それに
記憶されるデータが、「１」と「０」を規則的に繰り返
すＶＲＡＭ１ライン分の調整用データであるＤＡＣ用ク
ロック位相調整回路である。

【００１４】データ用メモリに記憶する調整用データ
は、読出しクロック及びこれに対して位相を順次ずらし
た複数種類のクロックとともに、繰返し信号であるＤＡ
Ｃ用クロックを生成する要素となる。したがって、調整
用データは「１」と「０」が規則的に繰り返すデータに
なっていないと、クロックが途中で消滅したりするなど
の欠陥のあるＤＡＣ用クロックが生成されてしまう。こ
の点で、ＶＲＡＭの内部データをそのまま使うと、内部
データはランダムであることから、ＤＡＣ用クロックを
生成することができない。このため本発明のようにＶＲ
ＡＭの外部から「１」と「０」が規則的に繰り返すデー
タを調整用データとして読み込ませてやる必要がある。
このときＶＲＡＭ１ライン分の調整用データを読み込ま
せるのは、ＶＲＡＭでは１ライン単位での位相ずれが問
題になるからである。また、調整用データをデータ用メ
モリからＶＲＡＭを経由させてＶＲＡＭから読み出すの
は、ＶＲＡＭより出力される実際のデータの位相ずれを
調整用データに付与するためである。

【００１５】請求項３に記載の発明は、請求項２に記載
のＤＡＣ用クロック位相調整回路において、上記クロッ
ク位相制御部が、読出しクロックを基準にして順次位相
のずれた複数種類のクロックを生成するクロック生成手
段と、ＶＲＡＭ出力の任意の１ライン分の調整用データ
を順次位相のずれた複数種類のクロックでサンプリング
して隣り合う位相データをラッチするラッチ手段と、第
１のラッチ手段の出力に基づいて上記データの位相ずれ
を検出して、その位相ずれ情報をもつ信号を出力する第
１のゲート回路と、第１のゲート回路からの出力信号に
基づいてＶＲＡＭ出力の１ライン分の調整用データの位
相のずれに最適な位置関係にあるクロックを上記複数種
類のクロックから選択するための位相選択信号を形成す
る位相選択信号形成手段と、ＭＰＵの位相選択制御によ
りＭＰＵから戻された上記位相選択信号に基づき複数種
類のクロックの中から上記データの位相のずれに最適な
位相関係にあるクロックを選択し、これをＤＡＣ用クロ
ックとして出力する第２のゲート回路とを備えたＤＡＣ
用クロック位相調整回路である。

【００１６】請求項３に記載の発明の作用は次の通りで
ある。ＶＲＡＭから任意の１ライン分の調整用データが
出力されると、このデータはラッチ手段で順次位相のず
れた複数種類のクロックでそれぞれラッチされる。この
ラッチ出力が入力された第１のゲート回路は、ラッチ出
力に基づいて上記データの位相ずれを検出して、その位
相ずれ情報をもつ信号を出力する。この出力信号を入力
された位相選択信号形成手段は、出力信号に基づいてＶ
ＲＡＭ出力の１ライン分の調整用データの位相のずれに
最適な位置関係にあるクロックを上記複数種類のクロッ
クから選択するための位相選択信号を形成する。ＭＰＵ
からの位相選択制御により上記位相選択信号が入力され
た第２のゲート回路は、位相選択信号に基づき複数種類
のクロックの中から上記データの位相のずれに最適な位
相関係にあるクロックを選択し、これをＤＡＣ用クロッ
クとして出力する。

【００１７】請求項４に記載の発明は、請求項２に記載
の発明において、上記クロック位相制御部が、ＶＲＡＭ
の読出しクロックを入力し、その読出しクロックの周期
をＴとしたとき、読出しクロックに対してＴ／ｍ、２Ｔ
／ｍ、３Ｔ／ｍ…（ｍ−１）Ｔ／ｍづつ位相のずれた
（ｍ−１）種類（ｍは２以上の整数）のクロックを出力
するクロック生成手段と、該クロック生成手段から出力
されるクロック及び上記読出しクロックを含むｍ種類の
クロックで、ＶＲＡＭの任意の１データラインより読み
出した調整用データをサンプリングして隣り合う位相デ
ータをラッチするためのｍ個の第１フリップフロップ
と、各第１フリップフロップの隣り合う出力の積を取っ
てデータの位相ずれと相関のあるＤＡＣ用クロック源を
作るｍ個の第１ＡＮＤゲートと、各第１フリップフロッ
プの積の反転出力を得るＮＡＮＤゲートと、上記第１Ａ
ＮＤゲートのそれぞれの出力と上記ＮＡＮＤゲートの出
力の積をとるｍ個の第２ＡＮＤゲートとを備える。

【００１８】さらに上記第２ＡＮＤゲート出力をそれぞ
れクロック入力とし、データ入力がプルアップされ、Ｍ
ＰＵから位相選択制御を行うときクリアされて、クロッ
クが入力されないときはクリア値がラッチされ、クロッ
クが入力されたときプルアップ値をラッチするｍ個の第
２フリップフロップと、ＭＰＵの位相選択制御によりＭ
ＰＵから戻された上記ラッチデータと、上記ｍ種類のク
ロックとの和の反転出力を出すｍ個のＮＯＲゲートと、
このＮＯＲゲートの出力の和を取りＤＡＣのクロック端
子にＤＡＣ用クロックとして出力するＯＲゲートとを備
えているＤＡＣ用クロック位相調整回路である。

【００１９】ここでｍは２以上の整数であればよい。た
だｍ≦３では位相調整精度が高くなく、かといってｍ≧
５では回路が複雑になる。したがって、実用的にはｍ＝
４が望ましい。

【００２０】請求項４に記載の発明の作用は次の通りで
ある。ＶＲＡＭの任意の１データラインよりデータが読
出しクロックに同期してＶＲＡＭから読み出され、クロ
ック位相制御部に入力されると、そのデータは、読出し
クロック、およびクロック生成手段で生成された位相の
順次ずれた（ｍ−１）種類のクロックのタイミングでｍ
個の第１フリップフロップにそれぞれラッチされる。し
たがって、状態変化により遅延時間が変化して読出しク
ロック周期Ｔ内でデータの位相がずれても、いずれかの
種類のクロックが位相のずれたデータを読み込むので、
とりこぼしがない。

【００２１】ｍ個の第１フリップフロップのラッチ出力
は、ｍ個の第１ＡＮＤゲートにより各第１フリップフロ
ップの隣り合う出力の積を取られる。これによりＶＲＡ
Ｍから読み出されるデータの位相ずれと相関のあるＤＡ
Ｃ用クロック源を作る。また第１フリップフロップのラ
ッチ出力はＮＡＮＤゲートにより反転され、データの位
相ずれに応じた反転出力となる。このＮＡＮＤゲートに
より反転された出力と上記ｍ個の第１ＡＮＤゲートのそ
れぞれの出力との積をさらにｍ個の第２ＡＮＤゲートで
取ると、ＶＲＡＭ出力データの位相に最適な位相をもつ
クロックで第１フリップフロップで読み取られたデータ
のみが「０」出力に変換される。

【００２２】そして、このＡＮＤゲート出力は、ｍ個の
第２フリップフロップにそれぞれクロックとして入力さ
れる。このｍ個の第２フリップフロップはそのデータ入
力がプルアップされているので、クロックが入力された
とき「１」をラッチするが、ＭＰＵから位相選択制御を
行うときにクリアされるので、クロックが入力されなけ
れば「０」のラッチ出力のままである。これらのラッチ
出力がＶＲＡＭから読み出される出力データの位相のず
れに応じたＤＡＣ用クロックの最適位相選択信号とな
る。

【００２３】この第２フリップフロップから出力される
最適位相選択信号は、一旦ＭＰＵに取り込まれた後ＭＰ
Ｕから戻され、その戻された最適位相選択信号とｍ種類
のクロックとがｍ個のＮＯＲゲートに入力され、このＮ
ＯＲゲートよりそれらの和の反転出力が出される。すな
わち最適位相選択信号のうち、「０」のラッチ出力の入
力されたＮＯＲゲートのみが開いて、このＮＯＲゲート
に入っているクロックが反転して取り出される。「１」
のラッチ出力の入力されたＮＯＲゲートからはクロック
は出力されない。これらＮＯＲゲートの出力の和はＯＲ
ゲートで取られるため、そのＯＲゲートからＶＲＡＭ出
力データの位相ずれに最適な位相関係をもつＤＡＣ用ク
ロックが選択されて出力される。

【００２４】このように定期的にまたはＲＡＭ出力要求
があったときに、調整用データにより最適な位相関係を
もつＤＡＣ用クロックを判別し、それをＤＡＣのクロッ
ク端子に与え、ＶＲＡＭから出力される実際のデータを
ＤＡＣに取り込むようにしたので、状態変化によりＶＲ
ＡＭからの出力データの遅延時間が変化してその位相が
ずれても、とりこぼしなくデータを取り込むことができ
るため、常に正確なＤＡ変換を行うことができる。

【００２５】

【発明の実施の形態】以下に本発明の実施の形態を図面
を用いて説明する。図１は本実施の形態のＤＡＣ用クロ
ック位相調整回路を示すブロック図である。

【００２６】１はｎビットのデータを入力、保持、出力
できるＶＲＡＭ、３はＶＲＡＭ１より入力される出力デ
ータを後述のクロック位相制御部６より入力されるＤＡ
Ｃ用クロックにしたがいＤＡ変換するＤＡＣ、４は
「１」と「０」が規則的に並ぶ「１，０，１，０，…」
の調整用データをＶＲＡＭ１の１ライン分保持し、書き
込み制御がなされたときＶＲＡＭ１の任意の１データラ
インに入力するデータ用メモリである。

【００２７】５は定期的にまたはＶＲＡＭ出力要求があ
ったときに、データ用メモリ４のデータをＶＲＡＭ１に
書き込む制御を行うと共に、位相選択制御を行うため
に、クロック位相制御部６より最適クロック位相選択信
号を一旦読み込み、読み込んだその位相選択信号をクロ
ック位相制御部６に戻すマイクロプロセッサユニット
（ＭＰＵ）である。なおＶＲＡＭの出力要求は、一定時
間ＶＲＡＭ出力を行わないときや、外部に温度センサが
設けられていて温度センサにより一定の温度変化が検出
されたとき等に出される。

【００２８】６はＭＰＵ５の制御にしたがい、データ用
メモリ４よりＶＲＡＭ１に書き込まれ、読出しクロック
にしたがいＶＲＡＭ１より出力された「１，０，１，
０，…」の調整用データに対して最適のクロック位相関
係のデータ判定を行い、その判定結果である最適クロッ
ク位相選択信号をＭＰＵ５に出力し、またＭＰＵ５より
同位相選択信号を受け、その位相選択信号にしたがい最
適位相のＤＡＣ用クロックをＤＡＣ３に出力するクロッ
ク位相制御部である。

【００２９】図２はクロック位相制御部６の詳細なブロ
ック図である。７は読出しクロックの周期Ｔに対しＴ／
４、２Ｔ／４、３Ｔ／４づつ位相のずれた３種類のクロ
ックを出力するクロック生成手段としてのディレイライ
ンである。

【００３０】８はラッチ手段であり、これを構成する８
１〜８４はＶＲＡＭ出力の任意の１ラインの調整用デー
タを、読出しクロック及び位相のずれた３種類のクロッ
クでサンプリングして隣り合う位相データをラッチする
フリップフロップ（以下、ＦＦという）、９は第１のゲ
ート回路であり、これを構成する９１、９２、９３、９
４はそれぞれ隣り合うＦＦ８１と８２、ＦＦ８２と８
３、ＦＦ８３と８４、ＦＦ８４と８１の出力の積をとっ
てデータの位相ずれと相関のあるＤＡＣ用クロック源を
作るＡＮＤゲート、１０はＦＦ８１〜８４の出力の全て
の積を取り、これを反転出力するＮＡＮＤゲート、１１
１〜１１４はそれぞれＡＮＤゲート９１とＮＡＮＤゲー
ト１０、ＡＮＤゲート９２とＮＡＮＤゲート１０、ＡＮ
Ｄゲート９３とＮＡＮＤゲート１０、ＡＮＤゲート９４
とＮＡＮＤゲート１０の積を取るＡＮＤゲートである。

【００３１】１２は調整用データに対して最適なクロッ
ク位相を選択する信号を生成する位相選択信号形成手段
であり、これを構成する１２１〜１２４はそれぞれＡＮ
Ｄゲート１１１〜１１４の出力をクロック入力とし、デ
ータ入力はＶ_DD電位、すなわち「１」レベルにプルアッ
プされたＦＦである。１３は第２のゲート回路であり、
これを構成する１３１〜１３４は読出し及び位相のずれ
た計４種類のクロックと、ＭＰＵ５からの位相選択信号
とをそれぞれ入力し、ＭＰＵ５から「０」レベルの位相
選択信号が入力されたときのみゲートを開いて、そのゲ
ートに入力されるクロックを選別し、これを反転させて
通過させるＮＯＲゲートである。なお、ここでクロック
を反転させているのは、従来例（図３）のインバータ２
によるクロック反転に対応させるためである。１４はＮ
ＯＲゲート１３１〜１３４の和を取って、選別されたＤ
ＡＣ用クロックを出力するＯＲゲートである。

【００３２】図１のＤＡＣ用クロック位相調整回路の動
作について説明する。ＭＰＵ５が外部よりＶＲＡＭ１か
らの出力命令を受けたり、一定時間が経過したときに、
ＭＰＵ５はデータ用メモリ４に対し、ＶＲＡＭ１への書
き込み制御を行い、それによりデータ用メモリ４は予め
入力されている「１，０，１，０…」のＶＲＡＭ１ライ
ン分の調整用データをＶＲＡＭ１の任意のデータライン
に書き込む。次にＶＲＡＭ１より読出しクロックにした
がい前述の調整用データを読み出し、読み出した調整用
データと読出しクロックとをクロック位相制御部６に入
力し、ＤＡＣ３に入力する実際の出力データに対して最
適なＤＡＣ用クロックを得るための位相選択信号をＭＰ
Ｕ５に出力し、ＭＰＵ５は同位相選択信号を内部でラッ
チした後、位相選択制御を行うためにクロック位相制御
部６に出力する。

【００３３】クロック位相制御部６はＭＰＵ５からラッ
チデータである位相選択信号を受け取り、それにより選
択された位相のＤＡＣ用クロックをＤＡＣ３に出力し、
その出力タイミングでＶＲＡＭから出力される実データ
をＤＡＣ３に取り込みＤＡ変換を行う。次に図４及び図
５を用いてクロック位相制御部６の動作について詳細な
説明を行う。

【００３４】位相選択信号形成手段１２を構成するＦＦ
１２１〜１２４は、ＭＰＵ５よりデータ用メモリ４から
ＶＲＡＭ１へ「１，０，１，０…」の調整用データの書
き込み制御が行われるときと、クロック位相制御部６に
位相選択信号を書き込む制御が行われるときに、クリア
端子にクリア信号が送られてクリアされる。

【００３５】ＶＲＡＭ１の読出しクロック（図４
（ａ））にしたがい、ＶＲＡＭ１の任意の１ラインより
「１，０，１，０…」の調整用データ（図４（ｂ））が
読み出される。読み出された調整用データは読出しクロ
ックのアクティブなエッジ（ここでは立上がりである
が、立下がりでもよい。）より時間ｔだけ遅延して出力
される。ｔの値は温度、電圧、経時変化等により変化す
る。また読出しクロックはディレイライン７に入力さ
れ、ディレイライン７はクロック周期ＴのＴ／４位相の
ずれたクロック（図４（ｄ））、２Ｔ／４位相のずれた
クロック（図４（ｅ））、３Ｔ／４位相のずれたクロッ
ク（図４（ｆ））を出力する。

【００３６】ＶＲＡＭ１より読み出された調整用データ
はラッチ手段８であるＦＦ８１〜８４に入力され４種類
のクロックでラッチされ、４種類のクロックの位相に応
じた位相ずれをもって出力される（図４（ｇ）、
（ｈ）、（ｉ）、（ｊ））。これらの位相をずらされた
出力は第１のゲート回路９のＡＮＤゲート９１〜９４で
ＦＦ８１と８２、ＦＦ８２と８３、ＦＦ８３と８４、Ｆ
Ｆ８４と８１の出力のそれぞれの積を取られる（図４
（ｋ）、（ｌ）、（ｍ）、（ｎ））。またＮＡＮＤゲー
ト１０でＦＦ８１〜８４の全出力の積が取られて反転出
力される（図４（ｏ））。

【００３７】ＡＮＤゲート９１〜９４の出力とＮＡＮＤ
ゲート１０の出力は、最適位相選択信号を得るためにＡ
ＮＤゲート１１１〜１１４でそれぞれ積を取られる（図
４（ｐ）、（ｑ）、（ｒ）、（ｓ））。図から分かるよ
うに、ＡＮＤゲート１１１〜１１４出力のうち、１つだ
け「０」レベル状態のものがあるが、これが最適なクロ
ック位相を選別するための原判定信号となる。

【００３８】ＡＮＤゲート１１１〜１１４の出力は、デ
ータ入力がプルアップされたＦＦ１２１〜１２４の各ク
ロック端子に入力される。したがって、クロックが入力
される３つのＦＦ１２１、１２３、１２４は、プルアッ
プ値を読み込んで「１」にラッチされるが（図５
（ｅ）、（ｇ）、（ｈ））、「０」レベル状態のＡＮＤ
ゲート１１２出力が入力されるフリップフロップ１２２
のみは、クロックが入力されないので、その出力はクリ
アによる「０」ラッチのままとなる（図５（ｆ））。こ
の「０」ラッチ出力がＤＡＣ用クロックの最適位相を表
わす判定信号となり、ＦＦ１２１〜１２４の全体出力が
最適位相選択信号となる。

【００３９】ＦＦ１２１〜１２４の出力は、一旦、ＭＰ
Ｕ５に送られてラッチされ、ラッチ後ＭＰＵ５から第２
のゲート回路１３に戻されて、第２のゲート回路１３を
構成する各ＮＯＲゲート１３１〜１３４の一方の入力端
子に入力される。これにより４つのＮＯＲゲートのうち
「０」の判定信号が入力されるＮＯＲゲート１３２のみ
が選択されてゲートが開き、残りのＮＯＲゲート１３
１、１３３、１３４はゲートが閉じられる。ＮＯＲゲー
ト１３１〜１３４の他方の入力端子には、読出しクロッ
ク、Ｔ／４位相遅れのクロック、２Ｔ／４Ｔ位相遅れの
クロック、そして３Ｔ／４位相遅れのクロックがそれぞ
れ入力されているので、ゲートが開いたＮＯＲゲート１
３２からＴ／４位相遅れのクロックが選別されて反転出
力される（図５（ｊ））。それ以外の位相ずれのクロッ
クは選別されず、したがってＮＯＲゲート１３１、１３
３、１３４からはクロックは出ない（図５（ｉ）、
（ｋ）、（ｌ））。

【００４０】ＮＯＲゲート１３１〜１３４の出力はＯＲ
ゲート１４に入力されて、和を取られて出力される（図
５（ｍ））。したがってＴ／４位相遅れのクロックがＤ
ＡＣ用クロックとして第２のゲート回路１３から出力さ
れ、これはＶＲＡＭから出力されるデータに対して最適
な位相関係をもつＤＡＣ用クロックとなる。

【００４１】以上、ＶＲＡＭから出力されるデータが時
間ｔだけ遅延した場合に、それに合わせてＤＡＣ用クロ
ックの位相を調整するタイミングチャート例を図４及び
図５で説明したが、図６はその全例の結果だけを示した
ものである。予想される遅延時間ｔ_a、ｔ_b、ｔ_c、ｔ
_dを伴うデータ〜（図６（ｅ）、（ｆ）、（ｇ）、
（ｈ））がＶＲＡＭから出力されるときに、本発明によ
り位相調整される各ＤＡＣ用クロック〜（図６
（ｉ）、（ｊ）、（ｋ）、（ｌ））、およびそのときに
ＤＡＣに読み込まれる各ＤＡＣ読込みデータ〜（図
６（ｍ）、（ｎ）、（ｏ）、（ｐ））をそれぞれ示して
あり、図４及び図５の例はちょうど図６の（ｆ）、
（ｊ）、（ｎ）に対応する。これを見るとデータの位相
ずれに応じてＤＡＣ用クロックの位相が推移し、最適に
調整されているのが分かる。なお、図６（ｑ）〜（ｔ）
は、データの位相ずれにかかわらず、読出しクロック
（図６（ａ））を反転しただけのＤＡＣ用クロック
（図６（ｉ））に固定される従来例のＤＡＣ読込みデー
タ〜を参考までに示したものである。

【００４２】上述のように本実施の形態によれば温度、
電圧、経時変化等によりＶＲＡＭ１の出力データの遅延
時間ｔが変化して位相がずれても、論理的に最適のＤＡ
Ｃ用クロックタイミングを自動判定し、そのタイミング
をもつＤＡＣ用クロックを出力することができるので、
正確なＤＡ変換を行うことができる。またＶＲＡＭ出力
の１ライン分の調整用データを使って、ＤＡＣへのＶＲ
ＡＭデータの読み込みタイミングを最適に行うようにし
たので、色ずれのない綺麗なカラー表示を実現できる。
特にＶＧＡ、Ｓ−ＶＧＡのようにＣＲＴの解像度が上が
ると、ＶＲＡＭの読出しクロックのスピードも速くな
り、スピードが速くなると位相のずれの影響が画質にで
やすくなるが、本実施の形態によれば、この位相ずれに
よる画質の低下を有効に抑えることができる。

【００４３】なお、上述した実施の形態では、ＶＲＡＭ
の出力を読み込む際のＤＡＣ用クロックの調整例につい
て説明したが、この機能はＤＡＣを用いる回路全般に有
効であり、読み込み対象はＶＲＡＭに限定されない。ま
た、クロック位相制御部を図示する個別論理回路で構成
したが、この構成に限定されない。

【００４４】

【発明の効果】本発明によれば、ＤＡＣ用クロックの位
相制御を行うことにより、ＲＡＭからの出力データの位
相に応じて自動的に最適の位相関係にあるＤＡＣ用クロ
ックを得て、そのＤＡＣ用クロックによりＲＡＭからの
出力データをＤＡＣに取り込むようにしたので、温度、
電圧、経時変化等によりＲＡＭからの出力データの遅延
時間が変化してその位相がずれても、正確なＤＡ変換を
行うことができる。

【００４５】特に、ＲＡＭをＶＲＡＭとし、ＶＲＡＭ出
力の１ライン分の調整用データを使って、ＤＡＣ用クロ
ックの位相制御を行うようにした場合には、色ずれのな
い綺麗なカラー表示を実現できる。

【図面の簡単な説明】

【図１】本発明の実施の形態例を示すＤＡＣ用クロック
位相調整回路のブロック図である。

【図２】図１に示すクロック位相制御部の詳細ブロック
図である。

【図３】従来例のＶＲＡＭとＤＡＣの接続回路例を示す
図であり、（ａ）はブロック図、（ｂ）はタイミングチ
ャートである。

【図４】クロック位相制御部の作用を説明するための制
御部前段のタイミング図である。

【図５】クロック位相制御部の作用を説明するための制
御部後段のタイミング図である。

【図６】Ｔ／４づつ位相ずれした各ＶＲＡＭ出力データ
を想定したときのＤＡＣに読み込むのに最適なＤＡＣ用
クロック、及びそのＤＡＣ用クロックにしたがってＤＡ
Ｃに取り込まれた各データのタイミングチャートであ
る。

【符号の説明】

１ＶＲＡＭ３ＤＡＣ４データ用メモリ５ＭＰＵ６クロック位相制御部

Claims

【特許請求の範囲】

【請求項１】読出しクロックに同期してＲＡＭから読み
出されるデータをＤＡＣに取り込むためのＤＡＣ用クロ
ックの位相を、温度などの状態変化により変化する上記
データの位相ずれに応じて調整するＤＡＣ用クロック位
相調整回路において、ＲＡＭから読み出されるデータの位相ずれを調べるため
の調整用データを記憶するデータ用メモリと、定期的にまたはＲＡＭ出力要求があったときに、上記デ
ータ用メモリからＲＡＭに調整用データを書き込む制御
を行うと共に、位相選択制御を行うためにクロック位相
制御部で作成された最適位相選択信号を取り込み、取り
込んだ最適位相選択信号をクロック位相制御部に戻すＭ
ＰＵと、ＭＰＵの書き込み制御によりＲＡＭに書き込まれた調整
用データが状態変化に応じて上記読出しクロックの周期
中のいずれのタイミングでＲＡＭから読み出されても、
そのタイミングの近くで調整用データを読み取れるよう
に、上記読出しクロックを基準にして順次位相をずらし
た複数種類のクロックを生成し、ＲＡＭから読み出され
る調整用データを上記複数種類のクロック毎に読み込
み、これらの読み込みにより各クロックの位相ずれに応
じた位相ずれを生じた各調整用データと上記複数種類の
クロックとに基づいて、ＲＡＭから読み出される調整用
データの位相ずれに応じたＤＡＣ用クロックの最適位相
選択信号を作成し、この最適位相選択信号がＭＰＵに取
り込まれてＭＰＵより戻ってきたとき、その最適位相選
択信号に基づいて上記複数種類のクロックの中から調整
用データの位相のずれに最適な位相関係にあるクロック
を選択し、これをＤＡＣ用クロックとしてＤＡＣに出力
するクロック位相制御部とを備えたＤＡＣ用クロック位
相調整回路。
【請求項２】請求項１に記載のＤＡＣ用クロック位相調
整回路において、上記ＲＡＭがＶＲＡＭであり、上記デ
ータ用メモリがＶＲＡＭの任意の１データラインにデー
タを書き込むためのメモリであって、それに記憶される
データが、「１」と「０」を規則的に繰り返すＶＲＡＭ
１ライン分の調整用データであるＤＡＣ用クロック位相
調整回路。
【請求項３】請求項２に記載のＤＡＣ用クロック位相調
整回路において、上記クロック位相制御部が、読出しクロックを基準にして順次位相のずれた複数種類
のクロックを生成するクロック生成手段と、ＶＲＡＭ出力の任意の１ライン分の調整用データを順次
位相のずれた複数種類のクロックでサンプリングして隣
り合う位相データをラッチするラッチ手段と、第１のラッチ手段の出力に基づいて上記データの位相ず
れを検出して、その位相ずれ情報をもつ信号を出力する
第１のゲート回路と、第１のゲート回路からの出力信号に基づいてＶＲＡＭ出
力の１ライン分の調整用データの位相のずれに最適な位
置関係にあるクロックを上記複数種類のクロックから選
択するための位相選択信号を形成する位相選択信号形成
手段と、ＭＰＵの位相選択制御によりＭＰＵから戻された上記位
相選択信号に基づき複数種類のクロックの中から上記デ
ータの位相のずれに最適な位相関係にあるクロックを選
択し、これをＤＡＣ用クロックとして出力する第２のゲ
ート回路とを備えたＤＡＣ用クロック位相調整回路。
【請求項４】請求項２に記載のＤＡＣ用クロック位相調
整回路において、上記クロック位相制御部が、ＶＲＡＭの読出しクロックを入力し、その読出しクロッ
クの周期をＴとしたとき、読出しクロックに対してＴ／
ｍ、２Ｔ／ｍ、３Ｔ／ｍ…（ｍ−１）Ｔ／ｍづつ位相の
ずれた（ｍ−１）種類（ｍは２以上の整数）のクロック
を出力するクロック生成手段と、該クロック生成手段から出力されるクロック及び上記読
出しクロックを含むｍ種類のクロックで、ＶＲＡＭの任
意の１データラインより読み出した調整用データをサン
プリングして隣り合う位相データをラッチするためのｍ
個の第１フリップフロップと、各第１フリップフロップの隣り合う出力の積を取ってデ
ータの位相ずれと相関のあるＤＡＣ用クロック源を作る
ｍ個の第１ＡＮＤゲートと、各第１フリップフロップの積の反転出力を得るＮＡＮＤ
ゲートと、上記第１ＡＮＤゲートのそれぞれの出力と上記ＮＡＮＤ
ゲートの出力の積をとるｍ個の第２ＡＮＤゲートと、上記第２ＡＮＤゲート出力をそれぞれクロック入力と
し、データ入力がプルアップされ、ＭＰＵから位相選択
制御を行うときクリアされて、クロックが入力されない
ときはクリア値がラッチされ、クロックが入力されたと
きプルアップ値をラッチするｍ個の第２フリップフロッ
プと、ＭＰＵの位相選択制御によりＭＰＵから戻された上記ラ
ッチデータと、上記ｍ種類のクロックとの和の反転出力
を出すｍ個のＮＯＲゲートと、このＮＯＲゲートの出力の和を取りＤＡＣのクロック端
子にＤＡＣ用クロックとして出力するＯＲゲートとを備
えているＤＡＣ用クロック位相調整回路。