CN106953601A - 可变带宽低失调运算放大器 - Google Patents

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Abstract

本发明公开了一种可变带宽低失调运算放大器，包括基本运算放大器、带宽调节电路、3‑8译码器，失调校正电路、低功耗控制开关，基本运算放大器连接到失调校正电路、带宽调节电路以及低功耗控制开关，带宽调节电路连接到低功耗控制开关，失调校正电路连接到3‑8译码器。本发明通过简单的设计即可以实现带宽可调运算放大器，并且可以在不同带宽状态均实现低失调电压的功能，解决了现有工艺及现有技术下只能通过牺牲芯片面积达到低失调电压的技术问题。

Description

可变带宽低失调运算放大器
技术领域
本发明涉及一种运算放大器，特别涉及一种带宽可变低失调运算放大器。
背景技术
运算放大器经常是集成电路的常见单元,正是运算放大器的使用形成了各种功能的运算电路,然而运算放大器由于集成电路加工艺的局限性,运算放大器的器件不能做得完全对称,从而形成失配,最终成为运算放器的失调,影响电路的性能。同时运算放大器经常需要改变带宽来使用，比如需要降低功耗，或负载变化时提高稳定度，改变带宽以满足不同条件的应用需求。带宽可调节运算放大器,往往不能使不同带宽状态时的失调电压都做得非常小，过分增大输入对管在小带宽应用时将使运放进入亚阈值区，同时也造成芯片面积过大，芯片间的偏差更是让失调电压呈现高斯分布，改善一种带宽状态的失调电压可能导致另一种带宽状态失调电压增大。
发明内容
为了解决现有技术中的上述技术问题，本发明提供一种可变带宽低失调运算放大器，能实现带宽可调，并且在不同带宽状态同时具备较小失调电压的功能。
为了解决上述技术问题，本发明采用下述技术方案：可变带宽低失调运算放大器，其特征在于：包括基本运算放大器、带宽调节电路、3-8译码器，失调校正电路、低功耗控制开关，基本运算放大器连接到失调校正电路、带宽调节电路以及低功耗控制开关，带宽调节电路连接到低功耗控制开关，失调校正电路连接到3-8译码器。
PMOS管PM1～PM3、NMOS管NM1～NM4组成基本运放大器，NMOS管NB1-NB8、NS1-NS8构成失调校正电路，PMOS管PS1～PS2以及PMOS管PM4构成带宽调节电路，PMOS管PS3形成低功耗控制开关；PS3的源级连至电源电压端口Vdd，PS3的栅级构成低功耗控制端口Ctr_Pd，PS3漏级连接到PM1的源级，PM1的栅级构成基本运放大器的第一偏置电压端口Pbias，PM1的源级连接到PM4的源级，PM1的漏级连接到PM4的漏级，并同时连接到PM2～PM3的源级，PM2的栅级构成基本运算放大器的同相输入端口Vin+，PM3的栅级构成基本运算放大器的反相输入端口Vin-，PM2的漏级连接到NM3的漏级，PM3的漏级连接到NM4的漏级，NM3的栅级与NM4的栅级连接并连接到电源电压端口VDD，NM1的源级与栅级相连构成基本运算放大器的第二偏置电压端口Nbias，连接到NM2的栅级，NM1与NM2的源级连接至电源地端口Gnd，NM2的漏级连接到NM4的源级，NM4的漏级构成基本运算放大器的输出端口，第一反向器INV1的输入端口与PS1的栅极相连构成带宽调节电路的带宽调节端口Ctr,INV1的输出端口连接到PS2的栅级，PS1的源级连接到电源电压端口Vdd，PS2的源级连接到Pbias端口，PS1与PS2的漏级均连接到PM4的栅级，3-8译码器的输入端口为A1～A3，输出端口为D1～D8，3-8译码器输出端口D1～D8分别一一对应连接到NS1～NS8的栅级，NS1～NS8的漏级连接基本运放大的输出端口Vout，NS1～NS8的源级分别一一对应连接到NB1～NB8的漏级，NB1～NB8的栅级均连至基本运放大器的第二电压偏置端口Nbias，NB1～NB8的源级均连至电源地端口Gnd。
由于采用上述技术方案，本发明的有益效果是：本发明通过简单的设计即可以实现带宽可调运算放大器，并且可以在不同带宽状态均实现低失调电压的功能，解决了现有工艺及现有技术下只能通过牺牲芯片面积达到低失调电压的技术问题。
附图说明
图1为本发明可变带宽低失调运算放大器的结构框图。
图2为本发明可变带宽低失调运算放大器的示意图。
具体实施方式
下面结合附图对本发明进一步详细说明。
如图1所示，本发明的可变带宽低失调运算放大器，包括基本运算放大器11、带宽调节电路14、3-8译码器13，失调校正电路12、低功耗控制开关15，基本运算放大器11连接到失调校正电路12、带宽调节电路14以及低功耗控制开关15，带宽调节电路14连接到低功耗控制开关15，失调校正电路12连接到3-8译码器13。
如图2所示，PMOS管PM1-PM3、NMOS管NM1-NM4组成基本运放大器11，NMOS管NB1-NB8、NS1-NS8构成失调校正电路12， PMOS管PS1-PS2以及PM4构成带宽调节电路14，PMOS管PS3形成低功耗控制开关15。
PS3的源级连至电源电压端口Vdd，PS3的栅级构成低功耗控制端口Ctr_Pd，PS3漏级连接到PM1的源级，PM1的栅级构成基本运放大器11的第一偏置电压端口Pbias，PM1的源级连接到PM4的源级，PM1的漏级连接到PM4的漏级，并同时连接到PM2-PM3的源级，PM2的栅级构成基本运算放大器11的同相输入端口Vin+，PM3的栅级构成基本运算放大器11的反相输入端口Vin-，PM2的漏级连接到NM3的漏级，PM3的漏级连接到NM4的漏级， NM3的栅级与NM4的栅级连接并连接到电源电压端口VDD，NM1的源级与栅级相连构成基本运算放大器11的第二偏置电压端口Nbias，连接到NM2的栅级，NM1与NM2的源级连接至电源地端口Gnd，NM2的漏级连接到NM4的源级，NM4的漏级构成基本运算放大器11的输出端口。第一反向器INV1的输入端口与PS1的栅极相连构成带宽调节电路14的带宽调节端口Ctr,INV1的输出端口连接到PS2的栅级，PS1的源级连接到电源电压端口Vdd，PS2的源级连接到Pbias端口，PS1与PS2的漏级均连接到PM4的栅级，3-8译码器13的输入端口为A1～A3，输出端口为D1～D8，3-8译码器13输出端口D1～D8分别一一对应连接到NS1～NS8的栅级，NS1～NS8的漏级连接基本运放大11的输出端口Vout，NS1～NS8的源级分别一一对应连接到NB1～NB8的漏级，NB1～NB8的栅级均连至基本运放大器11的第二电压偏置端口Nbias，NB1～NB8的源级均连至电源地端口Gnd。
对图2所示电路进行工作分析，状态一：当带宽调节端口Ctr为低电平、低功耗控制端口Ctr_Pd为低电平时，PS1、PS3导通、PS2、PM4关闭，仅PM1上有电流通过，PM4上没有电流，因此整个电路工作并进入低带宽状态，若此时基本运算放大器11存在较大的失调电压，电流源NB1~NB8的尺寸较小，其流过的电流也较小，NS1-NS8作为开关管，受3-8译码器的控制有选择地导通，相应地选择电流源NB1～NB8中的某几个并连到电流源NM2上，从而将失调电压消除。状态二：当带宽调节端口Ctr为低电平、低功耗控制端口Ctr_Pd为高电平时，PS1、PS2导通、PS1关闭、PM4导通，PM1与PM4上均有电流通过，因此整个电路工作并进入高带宽状态，若此时基本运算放大器11存在较大的失调电压，电流源NB1～NB8的尺寸较小，其流过的电流也较小，受3-8译码器3-8译码器根据实际情况输出某个的代码，有选择性地将开关管NS1～NS8导通，相应地选择电流源NB1～NB8中的某几个并连到电流源NM2上，从而将失调电压消除。状态三：当带宽调节端口Ctr为高电平时，PS3关闭，基本运放器11的电流源PM1、PM4上均无电流通过，基本运放器11进行低功耗状态停止工作。因此在低带宽状态与高带宽状态，通过3-8译码器的输出代码可以控制并联到电流源NM2的大小，从将两种状态下的失调电压都达到较小的值。
本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (1)

1.可变带宽低失调运算放大器，其特征在于：包括基本运算放大器、带宽调节电路、3-8译码器，失调校正电路、低功耗控制开关，基本运算放大器连接到失调校正电路、带宽调节电路以及低功耗控制开关，带宽调节电路连接到低功耗控制开关，失调校正电路连接到3-8译码器，其中：
PMOS管PM1～PM3、NMOS管NM1～NM4组成基本运放大器，NMOS管NB1-NB8、NS1-NS8构成失调校正电路，PMOS管PS1～PS2以及PMOS管PM4构成带宽调节电路，PMOS管PS3形成低功耗控制开关；PS3的源级连至电源电压端口Vdd，PS3的栅级构成低功耗控制端口Ctr_Pd，PS3漏级连接到PM1的源级，PM1的栅级构成基本运放大器的第一偏置电压端口Pbias，PM1的源级连接到PM4的源级，PM1的漏级连接到PM4的漏级，并同时连接到PM2～PM3的源级，PM2的栅级构成基本运算放大器的同相输入端口Vin+，PM3的栅级构成基本运算放大器的反相输入端口Vin-，PM2的漏级连接到NM3的漏级，PM3的漏级连接到NM4的漏级，NM3的栅级与NM4的栅级连接并连接到电源电压端口VDD，NM1的源级与栅级相连构成基本运算放大器的第二偏置电压端口Nbias，连接到NM2的栅级，NM1与NM2的源级连接至电源地端口Gnd，NM2的漏级连接到NM4的源级，NM4的漏级构成基本运算放大器的输出端口，第一反向器INV1的输入端口与PS1的栅极相连构成带宽调节电路的带宽调节端口Ctr,INV1的输出端口连接到PS2的栅级，PS1的源级连接到电源电压端口Vdd，PS2的源级连接到Pbias端口，PS1与PS2的漏级均连接到PM4的栅级，3-8译码器的输入端口为A1～A3，输出端口为D1～D8，3-8译码器输出端口D1～D8分别一一对应连接到NS1～NS8的栅级，NS1～NS8的漏级连接基本运放大的输出端口Vout，NS1～NS8的源级分别一一对应连接到NB1～NB8的漏级，NB1～NB8的栅级均连至基本运放大器的第二电压偏置端口Nbias，NB1～NB8的源级均连至电源地端口Gnd。
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谢江滨等: ""基于0.18_m_SiGe_Bi_省略_2_GHz的高精度可变增益放大器"", 《复旦学报(自然科学版)》 *

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