CN101951244A - 一种失调消除的采样保持电路 - Google Patents
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Abstract
本发明涉及一种失调消除的采样保持电路，它包括第一运算放大器、开关电容网络和失调消除模块，所述的第一运算放大器的反相输入端与所述开关电容网络的输出端连接，其同相输入端与所述失调消除模块的输出端连接，其输出端为所述采样保持电路的输出端；所述的开关电容网络接收外部的第一输入电压信号、第一时钟信号、第二时钟信号和所述第一运算放大器的输出信号；所述的失调消除模块接收外部的共模输入电压信号、第三时钟信号、第四时钟信号和所述开关电容网络的输出信号。本发明通过增设一个失调消除模块来采集运放失调信息，并根据失调信息修正运放的工作点，从而实现了失调消除的作用，增加采样保持电路输出精度。
Description
技术领域
本发明涉及一种失调消除的采样保持电路。
背景技术
目前，开关电容电路广泛地应用于离散模拟信号处理，许多开关电容电路至少需要一个运放来实现复杂的运算功能，并提供驱动能力，而运放的失调往往会累加到信号路径中，从而降低最终输出的精度。
鉴于上述情况，只有当电路结构允许运放的两个输入端都可以进行求和运算时，才可以通过开关电容网络灵活地加减运放失调信息，从而实现消除运放失调；然而实际上，许多电路结构只允许在运放的一个输入端进行求和运算，例如某些单端输出运放的情况，在这种情况下，运放的失调很难通过开关电容网络消除，电路最终的输出累加了运放的失调，精度大幅降低。因此，现有的采样保持电路已越来越不能满足用户的需要。
发明内容
为了克服上述现有技术存在的不足，本发明旨在提供一种失调消除的采样保持电路，以消除运放的失调现象，提高采样保持电路的精度。
本发明所述的一种失调消除的采样保持电路，它包括第一运算放大器、开关电容网络和失调消除模块，
所述的第一运算放大器的反相输入端与所述开关电容网络的输出端连接，其同相输入端与所述失调消除模块的输出端连接，其输出端为所述采样保持电路的输出端；
所述的开关电容网络接收外部的第一输入电压信号、第一时钟信号、第二时钟信号和所述第一运算放大器的输出信号；
所述的失调消除模块接收外部的共模输入电压信号、第三时钟信号、第四时钟信号和所述开关电容网络的输出信号。
在上述的失调消除的采样保持电路中，所述的开关电容网络还接收所述失调消除模块的输出信号。
在上述的失调消除的采样保持电路中，所述的开关电容网络还接收外部的第二输入电压信号。
在上述的失调消除的采样保持电路中，所述的开关电容网络包括均具有两个信号端和一个控制端的第一至第七开关、采样电容和反馈电容，所述的开关电容网络还接收外部的第二输入电压信号，
所述第一开关的控制端接收第一时钟信号，其一个信号端接收外部的第二输入电压信号，其另一个信号端同时与所述采样电容的一端以及第二开关的一个信号端相连；
所述第二开关的另一个信号端与所述第一运算放大器的反相输入端连接，其控制端接收所述的第二时钟信号；
所述采样电容的另一端同时与第三开关的一个信号端以及第四开关的一个信号端相连；
所述第三开关的另一个信号端接收外部的第一输入电压信号，其控制端接收所述的第一时钟信号；
所述第四开关的另一个信号端与所述失调消除模块的输出端连接，其控制端接收所述的第二时钟时钟信号；
所述第五开关的控制端接收所述的第一时钟信号，其一个信号端与所述第一运算放大器的输出端连接，其另一个信号端与所述第一运算放大器的反相输入端连接；
所述第六开关的控制端接收所述的第二时钟信号，其一个信号端与所述第一运算放大器的输出端连接，其另一个信号端同时与所述反馈电容的一端以及第七开关的一个信号端相连；
所述反馈电容的另一端与所述第一运算放大器的反相输入端连接；
所述第七开关的另一个信号端接地，其控制端接收所述的第一时钟信号。
在上述的失调消除的采样保持电路中，所述外部的第二输入电压信号为接地电压。
在上述的失调消除的采样保持电路中，所述的失调消除模块包括均具有两个信号端和一个控制端的第八至第十开关、调零电容和第二运算放大器，
所述第二运算放大器的同相输入端接收外部的共模输入电压信号，其输出端为所述失调消除模块的输出端，其反相输入端同时与所述第八开关的一个信号端以及第九开关的一个信号端相连；
所述第九开关的另一个信号端与所述第二运算放大器的输出端相连，其控制端接收所述的第三时钟信号；
所述第八开关的另一个信号端同时与所述第十开关的一个信号端以及调零电容的一端相连，其控制端接收所述的第四时钟信号；
所述调零电容的另一端与所述第二运算放大器的输出端相连；
所述第十开关的另一个信号端与所述第一运算放大器的反相输入端连接，其控制端接收所述的第三时钟信号。
在上述的失调消除的采样保持电路中，所述的第一时钟信号和第二时钟信号为反相信号，或者所述的第三时钟信号和第四时钟信号为反相信号。
在上述的失调消除的采样保持电路中，所述的第一时钟信号和第三时钟信号为同一个信号，或者所述的第二时钟信号和第四时钟信号为同一个信号。
在上述的失调消除的采样保持电路中，所述第一至第十开关均由MOS器件构成，且每个MOS器件的栅极为所述控制端，MOS器件的源极和漏极分别为所述信号端。
由于采用了上述的技术解决方案，本发明通过增设一个失调消除模块来采集运放失调信息，并根据失调信息修正运放的工作点，从而实现了失调消除的作用，增加采样保持电路输出精度。
附图说明
图1是本发明的一种失调消除的采样保持电路的最佳实施例的电路图。
具体实施方式
下面结合附图，对本发明的最佳实施例进行详细说明。
如图1所示，本发明，即一种失调消除的采样保持电路，它包括第一运算放大器101、开关电容网络102和失调消除模块103，其中，
第一运算放大器101的反相输入端与开关电容网络102的输出端连接，接收开关电容网络102的输出信号Vn，其同相输入端与失调消除模块103的输出端连接，接收失调消除模块103的输出信号Vp，其输出端即为失调消除的采样保持电路的输出端，输出信号Vout；
开关电容网络102接收外部的第一输入电压信号Vip、第一时钟信号CK1、第二时钟信号CK2和第一运算放大器101的输出信号Vout；开关电容网络102还接收失调消除模块103的输出信号Vp和外部的第二输入电压Vin；
失调消除模块103接收外部的共模输入电压信号Vcm、第三时钟信号CK3、第四时钟信号CK4和开关电容网络102的输出信号Vn。
具体地说，开关电容网络102包括均具有两个信号端和一个控制端的第一至第七开关M1～M7、采样电容Cs和反馈电容Cf，其中，
第一开关M1的控制端接收第一时钟信号CK1，其一个信号端接收外部的第二输入电压信号Vin，其另一个信号端同时与采样电容Cs的一端以及第二开关M2的一个信号端相连；
第二开关M2的另一个信号端与第一运算放大器101的反相输入端连接，其控制端接收第二时钟信号CK2；
采样电容Cs的另一端同时与第三开关M3的一个信号端以及第四开关M4的一个信号端相连；
第三开关M3的另一个信号端接收外部的第一输入电压信号Vip，其控制端接收第一时钟信号CK1，
第四开关M4的另一个信号端与失调消除模块103的输出端连接，接收失调消除模块103的输出信号Vp，其控制端接收第二时钟信号CK2；
第五开关M5的控制端接收第一时钟信号CK1，其一个信号端与第一运算放大器101的输出端连接，接收第一运算放大器101的输出信号Vout，其另一个信号端与第一运算放大器101的的反相输入端连接；
第六开关M6的控制端接收第二时钟信号CK2，其一个信号端与第一运算放大器101的输出端连接，接收第一运算放大器101的输出信号Vout，其另一个信号端同时与反馈电容Cf的一端以及第七开关M7的一个信号端相连；
反馈电容Cf的另一端，与第一运算放大器101的的反相输入端连接；
第七开关M7的另一个信号端接地，其控制端接收第一时钟信号CK1。
具体地说，失调消除模块103包括均具有两个信号端和一个控制端的第八至第十开关M8～M10、调零电容Cc和第二运算放大器104，其中，
第二运算放大器104的同相输入端接收外部的共模输入电压信号Vcm，其输出端即为失调消除模块103的输出端，其反相输入端同时与第八开关M8的一个信号端以及第九开关M9的一个信号端相连；
第九开关M9的另一个信号端与第二运算放大器104的输出端相连，其控制端接收第三时钟信号CK3；
第八开关M8的另一个信号端同时与第十开关M10的一个信号端以及调零电容Cc的一端相连，其控制端接收第四时钟信号CK4；
调零电容Cc的另一端与第二运算放大器104的输出端相连；
第十开关M10的另一个信号端与第一运算放大器101的反相输入端连接，其控制端接收第三时钟信号CK3。
在本实施例中，第一至第十开关M1～M10均由MOS器件构成，且每个MOS器件的栅极为开关的控制端，MOS器件的源极和漏极分别构成开关的两个信号端。另外，外部的第二输入电压信号Vin可以为接地电压；第一时钟信号CK1和第二时钟信号CK2可以为反相信号，或者第三时钟信号CK3和第四时钟信号CK4可以为反相信号；第一时钟信号CK1和第三时钟信号CK3可以为同一个信号，或者第二时钟信号CK2和第四时钟信号CK4可以为同一个信号。
本发明的工作原理如下：
一般地，开关电容电路的求和运算体现为电容上电荷在开关的切换控制下转移。在本实施例中，电路在时钟信号的控制下交替工作在采样阶段和保持阶段，具体来说：
在采样阶段，第三时钟信号CK3控制第九开关M9导通，第二运算放大器104工作在单位反馈状态，失调消除模块103的输出信号Vp的值为共模输入电压信号Vcm的值与第二运算放大器104的失调电压值的差值；
在采样阶段，第一时钟信号CK1控制第五开关M5导通，第一运算放大器101工作在单位反馈状态，第一运算放大器101的输出信号Vout的值与开关电容网络102的输出信号Vn的值相同，均为共模输入电压信号Vcm的值与第一运算放大器101的失调电压值以及第二运算放大器104的失调电压值总和的差值；
在采样阶段，第三时钟信号CK3控制第十开关M10导通，使开关电容网络102的输出信号Vn输入到调零电容Cc的一端，此时调零电容Cc两端的电压值即为第一运算放大器101的失调电压值；
在采样阶段，第一时钟信号CK1控制第一开关M1和第三开关M3导通，第一输入电压信号Vip的值和第二输入电压信号Vin的值的差值存储在采样电容Cs两端；
在采样阶段，第一时钟信号CK1控制第七开关M7导通，使接地电压输入到反馈电容Cf的一端，此时反馈电容Cf两端的电压为开关电容网络102的输出信号Vn的值。
在保持阶段，第四时钟信号CK4控制第八开关M8导通，使调零电容Cc通过第八开关M8连接在第二运算放大器104的反相输入端和输出端之间；由于调零电容Cc两端的电压值为第一运算放大器101的失调电压值，此时第二运算放大器104的输出即失调消除模块104的输出信号Vp的值为共模输入电压信号Vcm的值与第二运算放大器104的失调电压值的差值再加上第一运算放大器101的失调电压值；
可以看出，在保持阶段，失调消除模块102的输出电压比采样阶段增加了一个偏移量，这样就使第一运算放大器101的工作点在保持阶段比采样阶段增加了相同的一个偏移量，这个偏移量恰好等于第一运算放大器101的失调电压值；
在保持阶段，第二时钟信号CK2控制第二开关M2和第四开关M4导通，使采样电容Cs通过第二开关M2和第四开关M4连接在第一运算放大器101的同相输入端和反相输入端之间，采样电容Cs两端电压值为第一运算放大器101的失调电压值，其上的电荷重新分配到反馈电容Cf上，若设定采样电容Cs与反馈电容Cf大小相同，可知反馈电容Cf两端电压值与采样阶段相比，变化量即为第一输入电压信号Vip的值和第二输入电压信号Vin的值的差值再减去第一运算放大器101的失调电压值；
在保持阶段，第二时钟信号CK2控制第六开关M6导通，使第一运算放大器101的输出信号Vout通过第六开关M6输入到反馈电容Cf的一端，反馈电容Cf两端电压值与采样阶段相比，变化量又等于第一运算放大器101的输出信号Vout的值减去第一运算放大器101的失调电压值；
对比上述反馈电容Cf两端电压变化的两种条件，最终可以得到第一运算放大器101的输出信号Vout的值等于第一输入电压信号Vip的值和第二输入电压信号Vin的值的差值，消除了运放失调对输出的影响。
本实施例实现了差分输入到单端输出的电压转换，消除了运放失调的影响。从前述的分析过程可知，第二运算放大器102的失调电压值以及调零电容Cc的取值并不影响电路电压转换的精度。
开关电容电路可以根据应用灵活地变化成多种形式。
若设定采样电容Cs与反馈电容Cf的取值不同，为某一个比例，本发明还可以在电压转换的同时实现电压的放大。由于这种情况下第一运算放大器101的失调也相应放大，失调消除模块103也要产生同比例的放大来完全消除失调。失调消除模块103的放大可以通过增加一个电容并适当增加且调整开关来实现。
本实施例中，第七开关M7的一个信号端接地，若将该信号端改为外部输入电压，则保持阶段第一运算放大器101的输出信号Vout还累加了该外部输入电压，实现了电压的求和。
本实施例中，第四开关M4的一个信号端接收失调消除模块103的输出信号Vp，若将该信号端改为外部输入电压，则保持阶段第一运算放大器101的输出信号Vout还累加了该外部输入电压，实现了电压的求和。
以上结合附图实施例对本发明进行了详细说明，本领域中普通技术人员可根据上述说明对本发明做出种种变化例。因而，实施例中的某些细节不应构成对本发明的限定，本发明将以所附权利要求书界定的范围作为本发明的保护范围。
Claims (9)
1.一种失调消除的采样保持电路，其特征在于，所述的采样保持电路包括第一运算放大器、开关电容网络和失调消除模块，
所述的第一运算放大器的反相输入端与所述开关电容网络的输出端连接，其同相输入端与所述失调消除模块的输出端连接，其输出端为所述采样保持电路的输出端；
所述的开关电容网络接收外部的第一输入电压信号、第一时钟信号、第二时钟信号和所述第一运算放大器的输出信号；
所述的失调消除模块接收外部的共模输入电压信号、第三时钟信号、第四时钟信号和所述开关电容网络的输出信号。
2.根据权利要求1所述的失调消除的采样保持电路，其特征在于，所述的开关电容网络还接收所述失调消除模块的输出信号。
3.根据权利要求1所述的失调消除的采样保持电路，其特征在于，所述的开关电容网络还接收外部的第二输入电压信号。
4.根据权利要求2所述的失调消除的采样保持电路，其特征在于，所述的开关电容网络包括均具有两个信号端和一个控制端的第一至第七开关、采样电容和反馈电容，所述的开关电容网络还接收外部的第二输入电压信号，
所述第一开关的控制端接收第一时钟信号，其一个信号端接收外部的第二输入电压信号，其另一个信号端同时与所述采样电容的一端以及第二开关的一个信号端相连；
所述第二开关的另一个信号端与所述第一运算放大器的反相输入端连接，其控制端接收所述的第二时钟信号；
所述采样电容的另一端同时与第三开关的一个信号端以及第四开关的一个信号端相连；
所述第三开关的另一个信号端接收外部的第一输入电压信号，其控制端接收所述的第一时钟信号；
所述第四开关的另一个信号端与所述失调消除模块的输出端连接，其控制端接收所述的第二时钟时钟信号；
所述第五开关的控制端接收所述的第一时钟信号，其一个信号端与所述第一运算放大器的输出端连接，其另一个信号端与所述第一运算放大器的反相输入端连接；
所述第六开关的控制端接收所述的第二时钟信号，其一个信号端与所述第一运算放大器的输出端连接，其另一个信号端同时与所述反馈电容的一端以及第七开关的一个信号端相连；
所述反馈电容的另一端与所述第一运算放大器的反相输入端连接；
所述第七开关的另一个信号端接地，其控制端接收所述的第一时钟信号。
5.根据权利要求4所述的失调消除的采样保持电路，其特征在于，所述外部的第二输入电压信号为接地电压。
6.根据权利要求1所述的失调消除的采样保持电路，其特征在于，所述的失调消除模块包括均具有两个信号端和一个控制端的第八至第十开关、调零电容和第二运算放大器，
所述第二运算放大器的同相输入端接收外部的共模输入电压信号，其输出端为所述失调消除模块的输出端，其反相输入端同时与所述第八开关的一个信号端以及第九开关的一个信号端相连；
所述第九开关的另一个信号端与所述第二运算放大器的输出端相连，其控制端接收所述的第三时钟信号；
所述第八开关的另一个信号端同时与所述第十开关的一个信号端以及调零电容的一端相连，其控制端接收所述的第四时钟信号；
所述调零电容的另一端与所述第二运算放大器的输出端相连；
所述第十开关的另一个信号端与所述第一运算放大器的反相输入端连接，其控制端接收所述的第三时钟信号。
7.根据权利要求1所述的失调消除的采样保持电路，其特征在于，所述的第一时钟信号和第二时钟信号为反相信号，或者所述的第三时钟信号和第四时钟信号为反相信号。
8.根据权利要求1所述的失调消除的采样保持电路，其特征在于，所述的第一时钟信号和第三时钟信号为同一个信号，或者所述的第二时钟信号和第四时钟信号为同一个信号。
9.根据权利要求4和权利要求6所述的失调消除的采样保持电路，其特征在于，所述第一至第十开关均由MOS器件构成，且每个MOS器件的栅极为所述控制端，MOS器件的源极和漏极分别为所述信号端。
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