CN101320962B - 放大电路、数字模拟变换电路及显示装置 - Google Patents

放大电路、数字模拟变换电路及显示装置 Download PDF

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Abstract

提供一种输出电压信号的实质驱动期间不因循环动作而缩短的数字模拟变换器、及具有该数字模拟变换器的驱动器。针对一个数据线的驱动，具有第1及第2串行DAC(110、210)和放大电路(10)，在第1数据期间内，第1串行DAC将在第1数据期间输入的第1数字信号变换为第1信号，第2串行DAC保持将在第1数据期间的前一个数据期间内输入的数字信号变换后的信号，放大电路将第2串行DAC保持的信号放大输出到数据线。在第1数据期间后的第2数据期间内，第2串行DAC将在第2数据期间内输入的第2数字信号变换为第2信号，第1串行DAC保持在第1数据期间内变换的上述第1信号，放大电路(10)将第1串行DAC保持的第1信号放大输出到数据线。

Description

放大电路、数字模拟变换电路及显示装置
技术领域
本发明涉及到一种放大电路、数字模拟变换电路，尤其涉及到一种适用于数据驱动器等的放大电路、数字模拟变换电路、及数据驱动器和显示装置。
背景技术
近来，显示装置中以轻、薄、低耗电为特征的液晶显示装置(LCD)得到广泛普及，较多地应用于移动电话(mobile phone，cellular phone)、PDA(个人数字助手)、笔记本PC等移动设备的显示部。但是最近以来，液晶显示装置的大画面化、动画对应技术也得到提高，不仅可用于移动设备，而且也可在桌面型大画面显示装置、大画面液晶电视中实现。作为这种液晶显示装置，使用可进行高精细显示的有源矩阵驱动方式的液晶显示装置。首先参照图9说明有源矩阵驱动方式的液晶显示装置的典型构成。此外在图9中，通过等效电路示意地表示与液晶显示部的一个像素连接的主要构成。
一般情况下，有源矩阵驱动方式的液晶显示装置的显示部960通过使半导体基板和相对基板二块基板相对、并在其之间封入液晶而形成，上述半导体基板(例如彩色SXGA面板时，1280×3像素列×1024像素行)中，将透明的像素电极964及薄膜晶体管(TFT)963矩阵状配置，上述相对基板在整个面上形成一个透明的电极966。
通过扫描信号控制具有开关功能的TFT 963的接通/断开，当TFT963接通时，将与图像数据信号对应的灰度信号电压施加到像素电极964，通过各像素电极964和相对基板电极966之间的电位差，液晶的透过率变化，在TFT 963断开后，也通过液晶电容965在一定期间内保持该电位差，从而显示图像。
半导体基板上，传送施加到各像素电极964的多个电平电压(灰度信号电压)的数据线962、及传送扫描信号的扫描线961格子状地布线(上述彩色SXGA面板的情况下，数据线1280×3条，扫描线1024条)，扫描线961及数据线962通过彼此的交叉部产生的电容、及夹持在相对基板电极之间的液晶电容等，变为较大的电容性负荷。
此外，扫描信号从栅极驱动器970提供到扫描线961，并且对各像素电极964的灰度信号电压的供给从数据驱动器980经由数据线962进行。并且栅极驱动器970及数据驱动器980由显示控制器950控制，各自所需的时钟CLK、控制信号等由显示控制器950提供，图像数据被提供到数据驱动器980。现在，图像数据的主流是数字数据。
1个画面大小的数据的改写以1帧期间(通常1/60秒，在动画对应时存在1/120秒的情况)进行，通过各扫描线按照每个像素行(每行)依次被选择，在选择期间内，从各数据线提供灰度电压信号。
此外，栅极驱动器970只要至少提供2值的扫描信号即可，与之相对，数据驱动器980需要以和灰度数对应的多值电平的灰度信号电压来驱动数据线。因此，数据驱动器980具有数字模拟变换电路，该数字模拟变换电路包括：将图像数据变换为灰度信号电压的数字模拟变换器(DAC)、及将该灰度信号电压放大输出到数据线962的放大电路。
在近些年的液晶显示装置中，高画质化(多色化)获得进展，至少需要26万色(RGB各6比特图像数据)、进一步需要2680万色(RGB各8比特图像数据)以上。因此，输出和多比特图像数据对应的灰度信号电压的数据驱动器，其DAC的电路规模增加，从而使数据驱动器LSI的芯片面积增加，导致成本增加。并且，液晶显示装置的大画面化及高分辨率化也获得进展，数据线962的负荷容量大幅增大，而和1帧期间除以栅极线数得到的时间基本相当的1个数据选择期间(1个数据输出期间)变短。因此承担驱动器LSI的输出缓冲的放大电路，必须在较短的1个数据选择期间内，以高的电压精度高速地驱动大容量负荷。
作为将多比特数字数据变换为模拟电压信号的节省面积的DAC，公知如下串行DAC：根据输入到时间序列中的数字数据依次抽样基准电压，重复电容间的电荷再分配，从而获得电平电压。
图10是表示下述专利文献1所记载的具有串行DAC的数字模拟变换电路的结构的一例的图。此外在本说明书中，将数字信号变换为模拟信号的电路块被记述为“DAC”(数字模拟变换器)，包括DAC和放大DAC的输出的放大电路的结构被记述为“数字模拟变换电路”(Digital-to-Analog Conversion Circuit)，以示区分。
图10的数字模拟变换电路具有DAC和电压输出电路919。所述DAC包括：电容C91，其具有分别提供到电压供给端子N5、N6的两个参照电压V5、V6，第1端子连接到电压供给端子N5，第2端子连接到端子N51；电容C92，第1端子连接到电压供给端子N5，第2端子连接到端子N52；切换开关911，将端子N51切换连接到电压供给端子N5或N6；开关912，连接在端子N51、N52之间；和开关913，连接在端子N52和电压供给端子N5之间。所述电压输出电路919，由差动放大器构成，非反转输入端(+)连接到端子N52，反转输入端(-)连接到输出端子。此外，一般情况下，电容C91、C92的电容值相等。
说明图10的数字模拟变换电路的动作。首先，开关913暂时接通，电容C92的两端(N5及N52)的电位差(端子间电压)重置为0。
接着，根据输入到时间序列的数字数据(B1～Bk)中最低位的比特数据B1的值，通过切换开关911在端子N51上抽样参照电压V5或V6的任意一个，之后开关911断开(open)。并且，开关912接通，在电容C91、C92之间产生电荷再分配，开关912断开，电荷由电容C92保持。
接着根据下一个比特数据B2，通过开关911在端子N51抽样参照电压V5或V6的任意一个，通过开关912在电容C91、C92之间进行电荷再分配后，再分配的电荷由电容C92保持。
以下同样按照从低位的比特数据到高位的比特数据的顺序反复进行抽样和保持动作。
在K比特数据的情况下，抽样和保持的1个循环重复K次，此时的端子N52的电压如下述公式(1)所示。
VN52＝(2-1×BK+2-2×BK-1+…+2-K×B1)×(V6-V5)+V5…(1)
其中，BK、BK-1、...、B1为0或1。
并且，电压VN52由电压输出电路919作为输出电压Vout放大输出。这样一来，图10的数字模拟变换电路可根据K比特数据输出将参照电压V5、V6之间平均分割为2K个的各电压电平。
图10的数字模拟变换电路具有以下特征：由于元件数不取决于数据的比特数，因此相对于多比特化可使电路规模非常小(节省面积)。
但是，图10的数字模拟变换电路的输出电压中，各电压电平之间是等间隔的直线输出，这样无法输出和液晶的非线性伽马(γ)特性一致的灰度电压。
对此，最近在非专利文献1等中提出以下方法：构成可实现输出所需的灰度电压数的数倍的直线输出的DAC，在其多个直线输出电平中，分配符合液晶的γ特性的灰度电压。
在该方法中，与实际输出的灰度电压数所对应的比特数相比，增加了2、3比特左右。因此，不取决于比特数的图10的数字模拟变换电路较适用。
专利文献1：日本专利特开昭59-154820号公报(图1)
非专利文献1：SOCIETY FOR INFORMATION DISPLAY 2004INTERNATIONAL SYMPOSIUM DIGEST OF TECHNICAL PAPERSVOLUME XXXV pp.1556-1559
非专利文献2：IEEE JOURNAL OF SOLID-STATE CIRCUITS，VOL.40，NO.12，DECEMBER 2005，pp.2756-2765
参照图10说明的数字模拟变换电路针对多比特化可节省面积。但是，根据本发明人的研究，该数字模拟变换电路存在难于将连接到输出端子的电容负荷(数据线962)高速驱动为与数字数据对应的电平电压信号的问题。以下进行说明。
作为图10的数字模拟变换电路动作的特征，为了将数字数据变换为对应的电平电压信号，需要数字数据的比特数(K)次的循环动作。并且，比特数越多灰度之间的电压差越小，需要高的电压精度，因此一次循环动作所需的时间也变长。因此存在以下问题：将该循环动作期间、即数字-模拟变换期间(以下称为“DA变换期间”)设置在1个数据期间内时，从电压输出电路919输出目标的电平电压信号的实质驱动期间缩短。
因此，难于将图10的结构适用于数据线负荷容量大、且1个数据输出期间短、大画面、高精细显示装置的数据驱动器。
发明内容
因此，本发明要解决的课题是，提供一种输出电压信号的实质驱动期间不因DA变换期间而缩短的数字模拟变换电路。
并且，本发明要解决的其他课题是，提供一种可抑制电路面积及耗电的数字模拟变换电路。
并且，本发明要解决的其他课题是，提供一种使用上述数字模拟变换电路在和多比特化对应的大画面、高精细显示中实现高品质化的数据驱动器及显示装置。
本发明公开的发明为了解决上述课题大致有以下构成。
本发明的一个侧面涉及的放大电路的特征在于，具有：第1及第2差动级；和放大级，接收上述第1及第2差动级的输出信号，充电或放电驱动放大电路的输出端子，上述第1差动级的输入对的第1输入接收第1信号，上述第2差动级的输入对的第1输入接收第2信号，上述第1差动对的输入对的第2输入中，切换输入上述第1信号或来自上述输出端子的反馈信号，上述第2差动对的输入对的第2输入中，切换输入上述第2信号或来自上述输出端子的反馈信号。
在本发明涉及的放大电路中，上述第1差动级具有第1差动对，上述第2差动级具有第2差动对，具有与上述第1及第2差动对的输出对共同连接的负载电路，上述第1及第2差动对的共同连接的输出对的至少一个输出，与上述放大级的输入连接。
在本发明涉及的放大电路中，上述第1差动级具有：第1差动对；及与上述第1差动对的输出对连接的第1负载电路，上述第2差动级具有：第2差动对；及与上述第2差动对的输出对连接的第2负载电路，上述放大级的输入中，切换输入上述第1差动对的输出对的至少一个输出、或上述第2差动对的输出对的至少一个输出。在本发明涉及的放大电路中，也可具有：插入在上述第1差动对的输出对的至少一个输出和上述放大级的输入之间的开关；和插入在上述第2差动对的输出对的至少一个输出和上述放大级的输入之间的开关。
在本发明涉及的放大电路中，上述第1差动对的输入对的上述第1及第2输入中，分别输入了上述第1信号和来自上述输出端子的反馈信号时，上述第2差动对的上述第1及第2输入中共同输入上述第2信号。
在本发明涉及的放大电路中，上述第2差动对的输入对的上述第1及第2输入中，分别输入了上述第2信号和来自上述输出端子的反馈信号时，上述第1差动对的上述第1及第2输入中共同输入上述第1信号。
在本发明涉及的放大电路中，上述第1差动对的输入对的第2输入中输入了来自上述输出端子的反馈信号时，上述第2差动对的输入对的第2输入中输入上述第2信号，上述第2差动对的输入对的第2输入中输入了来自上述输出端子的反馈信号时，上述第1差动对的输入对的第2输入中输入上述第1信号。
在本发明涉及的放大电路中，还具有：插入在上述第1差动对的输入对的第2输入和上述输出端子之间的开关；插入在上述第1差动对的输入对的第1输入和第2输入之间的开关；插入在上述第2差动对的输入对的第2输入和上述输出端子之间的开关；和插入在上述第2差动对的输入对的第1输入和第2输入之间的开关。
本发明的另一侧面涉及的数字模拟变换电路具有：上述本发明涉及的放大电路；第1及第2串行DAC(数字模拟变换器)，根据输入到时间序列中的第1及第2数字信号，分别变换输出上述第1或第2信号。
在本发明涉及的数字模拟变换电路中，在第1数据期间内，上述第1串行DAC将在上述第1数据期间输入的上述第1数字信号变换为上述第1信号，上述第2串行DAC保持将在上述第1数据期间的前一个数据期间输入的数字信号变换后的信号，上述放大电路将上述第2串行DAC中保持的上述信号从上述输出端子放大输出；在上述第1数据期间后的第2数据期间内，上述第2串行DAC将在上述第2数据期间输入的上述第2数字信号变换为上述第2信号，上述第1串行DAC保持在上述第1数据期间变换后的上述第1信号，上述放大电路将上述第1信号从输出端子放大输出。
在本发明涉及的数字模拟变换电路中，上述第1及第2串行DAC的一个或两个分别具有：切换开关，根据输入的数字信号的各比特的值，将输出端切换为与第1电位端子或第2电位端子连接；第1电容，连接在上述切换开关的上述输出端和上述第1电位端子之间；第1开关，一端与上述切换开关的上述输出端连接；第2电容，连接在上述第1开关的另一端和上述第1电位端子之间；以及第2开关，连接在上述第2电容的端子之间。
在本发明涉及的数字模拟变换电路中，上述第1串行DAC具有：切换开关，根据输入的数字信号的各比特的值，将输出端切换为与第1电位端子或第2电位端子连接；第1电容，连接在上述切换开关的上述输出端和上述第1电位端子之间；第1开关，一端与上述切换开关的上述输出端连接；第2电容，连接在上述第1开关的另一端和上述第1电位端子之间；以及第2开关，连接在上述第2电容的端子之间，上述第2串行DAC具有：第3开关，一端与上述切换开关的上述输出端连接；第3电容，连接在上述第1开关的另一端和上述第1电位端子之间；以及第4开关，连接在上述第2电容的端子之间。
本发明的另一侧面涉及的数据驱动器含有上述本发明所述的数字模拟变换电路。具体而言，具有：串并行变换及锁存电路；参照电压发生电路；数字模拟变换电路；输出切换电路；以及生成上述各电路所需要的控制信号的控制信号发生电路。上述串并行变换及锁存电路，将输入数字数据信号及来自上述控制信号发生电路的控制信号输入，将串行化的数据信号与输出数对应地进行并行变换，并以比特单位进行锁存，将该锁存的数据信号以比特单位输出到上述数字模拟变换电路。上述数字模拟变换电路具有与第1及第2极性分别对应的数字模拟变换电路。上述第1极性侧的数字模拟变换电路，分别输入由上述参照电压发生电路生成的第1、第2参照电压，并根据从上述串并行变换及锁存电路以比特单位依次输出的数据信号，变换输出第1极性侧的电压信号。上述第2极性侧的数字模拟变换电路，输入由上述参照电压发生电路生成的第3、第4参照电压，并根据从上述串并行变换及锁存电路以比特单位依次输出的数据信号，变换输出第2极性侧的电压信号。上述输出切换电路，根据来自上述控制信号发生电路的控制信号，将从上述数字模拟变换电路输出的上述第1极性侧的电压信号和上述第2极性侧的电压信号，以预定的时序切换输出到第1、第2驱动器输出端子。
本发明涉及的显示装置具有上述本发明涉及的数据驱动器。
本发明的其他侧面涉及的数字模拟变换装置，具有：第1及第2DAC(数字模拟变换器)，交互地切换进行当上述第1及第2DAC中的一个进行数字模拟变换时、另一个保持变换后的模拟电压的动作；以及放大电路，含有第1及第2差动电路，进行切换控制，以使一个差动电路是反转输入端与数字模拟变换装置的输出端子反馈连接的电压输出器结构时，在另一个差动电路的反转输入端和非反转输入端中输入同相信号，当一个差动电路是电压输出器结构时，向上述一个差动电路的非反转输入端从一个DAC输入变换完成的模拟电压，在将同相信号输入到反转输入端和非反转输入端的另一个差动电路所对应的另一个DAC中，进行数字模拟变换。在本发明中，当上述一个差动电路是电压输出器结构时，进行数字模拟变换的上述另一个DAC的输出信号，作为上述同相信号而共同输入到上述另一个差动电路的反转输入端和非反转输入端。
本发明的其他侧面涉及的装置，具有：第1及第2抽样/保持电路，交互切换进行当上述第1及第2抽样/保持电路中的一个进行输入信号的抽样动作时、另一个保持抽样的信号的动作；以及第1及第2差动电路，进行切换控制，以使当一个差动电路是反转输入端与放大器的输出端子反馈连接的电压输出器结构时，在另一个差动电路的反转输入端和非反转输入端中输入同相信号，当一个差动电路是电压输出器结构时，向上述一个差动电路的非反转输入端输入由一个抽样/保持电路保持的信号，在将同相信号输入到反转输入端和非反转输入端的另一个差动电路所对应的另一个抽样/保持电路中，进行抽样动作。在本发明中，上述一个差动电路是电压输出器结构时，进行抽样动作的上述另一个抽样/保持电路的输出信号，作为上述同相信号共同输入到上述另一个差动电路的反转输入端和非反转输入端。
根据本发明，可提供一种输出目标电压信号的实质驱动期间不因DA变换期间而缩短的数字模拟变换电路。
根据本发明，在实现上述效果的同时，可抑制电路面积及耗电。
根据本发明，通过将数字模拟变换器作为数据驱动器，可提供一种在和多比特化对应的大画面、高精细显示中实现高品质化的数据驱动器及显示装置。
附图说明
图1是表示本发明的第1实施例的构成的图。
图2是说明本发明的第1实施例的开关控制动作的图。
图3是表示本发明的第2实施例的构成的图。
图4是说明本发明的第2实施例的开关控制动作的图。
图5是表示本发明的第3实施例的构成的图。
图6是说明本发明的第3实施例的开关控制动作的图。
图7是表示本发明的第4实施例的构成的图。
图8是表示本发明的第5实施例的构成的图。
图9是表示显示装置的构成的图。
图10是表示日本专利特开昭59-154820号公报的DAC的构成的图。
具体实施方式
本发明涉及的数字模拟变换电路，针对与其输出端子连接的一个数据线的驱动，具有第1及第2串行DAC(110、210)和放大电路(10)，在第1数据期间内，第1串行DAC(110)将在第1数据期间输入的第1数字信号变换为第1信号，第2串行DAC(210)保持将在第1数据期间的前一个数据期间内输入的数字信号变换后的信号，放大电路(10)将第2串行DAC(210)中保持的信号放大输出到数据线。
在第1数据期间后的第2数据期间内，第2串行DAC(210)将在第2数据期间内输入的第2数字信号变换为第2信号，第1串行DAC(110)保持在第1数据期间内变换的上述第1信号，放大电路(10)将第1串行DAC(110)中保持的第1信号放大输出到数据线。在本发明中，进行以下动作：将由串行输入到一个DAC中的比特串构成的数字信号变换为电压信号的变换动作；使在其他DAC中已经变换完成的电压的放大输出交叉(interleave)动作。
即，根据本发明，把数字信号变换为目的电压信号的DA变换期间，设置在将该电压信号驱动到数据线的数据期间之前的数据期间，从而使得将该电压信号驱动到数据线的1个数据期间的实质驱动期间不因DA变换期间而缩短。因此，也可充分驱动大容量的数据线。此外，第1及第2串行DAC(110、210)也可置换为抽样&保持电路等。DA变换期间对应于串行DAC的循环期间、抽样&保持电路的抽样期间。
进一步，在本发明中，放大电路具有：分别接收上述第1及第2串行DAC的输出信号的第1及第2差动级；及上述第1及第2差动级共同的放大级。上述放大级以不同的时序(不同的数据期间)放大上述第1及第2差动级的输出，并输出到数据线。此时，上述第1及第2差动级的一个是电压输出器结构，在非反转输入端输入对应的串行DAC(上述第1及第2串行DAC的一个)的输出，在反转输入端反馈输入上述放大级的输出；上述第1及第2差动级的另一个，在反转输入端和非反转输入端，作为同相信号共同输入对应的串行DAC(上述第1及第2串行DAC的另一个)的输出。在本发明中，上述第1及第2差动级共有放大级，因此可抑制放大级的面积增加及耗电增加。以下参照实施例进行说明。
(实施例1)
图1是表示本发明的一个实施例的数字模拟变换电路的结构的图。参照图1，本实施例的数字模拟变换电路具有放大电路10、第1及第2串行DAC 110、210、和控制信号发生电路17。
控制信号发生电路17输入基准信号CLK和时序信号，将至少根据两个信号生成的控制信号1、控制信号2、控制信号3分别输出到放大电路10、第1及第2串行DAC 110、210。
放大电路10具有输出对之间共同连接的NMOS结构的第1差动对(M11、M12)及NMOS第2差动对(M21、M22)。在第1差动对(M11、M12)的共同源极和低位电源VSS之间连接电流源M10，在第2差动对(M21、M22)的共同源极和低位电源VSS之间连接电流源M20。
在第1差动对(M11、M12)及第2差动对(M21、M22)的共同连接的输出对(节点N53、N54)、及高位电源VDD之间，作为负载电路连接PMOS电流反射镜(M13、M14)。
并且，在输出对(节点N53、N54)和负载电路(M13、M14)的连接节点对的一端(节点N53)、和输出端子N5之间连接放大级15，输入连接节点对的一端(节点N53)的电压信号，并放大输出到输出端子N5。
在第1差动对(M11、M12)的输入对的第1输入(M11的栅极)和第2输入(M12的栅极)之间连接开关121，在第1差动对(M11、M12)的第2输入和输出端子N5之间连接开关122。
并且，在第2差动对(M21、M22)的第1输入(M21的栅极)和第2输入(M22的栅极)之间连接开关221，在第2差动对(M21、M22)的第2输入和输出端子N5之间连接开关222。
第1及第2差动对(M11、M12)、(M21、M22)各自的第1输入中，输入第1及第2电压信号Vc12、Vc22。
放大电路10通过控制信号1对开关121、122、221、222的接通/断开控制，将分别输入到第1及第2差动对(M11、M12)、(M21、M22)的第1及第2电压信号的一个所对应的输出信号作为Vout1输出。
放大电路10中，第1及第2差动对(M11、M12)、(M21、M22)共有负载电路及输出级，和各个第1及第2差动对(M11、M12)、(M21、M22)分别具有负载电路及输出级时相比，可节省元件(节省面积)及降低耗电。
接着，参照图2说明图1所示的放大电路10的动作。图2表示放大电路10进行和第2电压信号Vc22对应的输出动作的第1数据期间、及进行和第1电压信号Vc12对应的输出动作的第2数据期间的二个数据期间中的、各开关的控制。图中的箭头标记→表示前一期间的状态(接通或断开)持续。
在第1数据期间，开关121、122、221、222分别为接通、断开、断开、接通。此时，第1差动对(M11、M12)，连接输入对的第1及第2输入，并分别提供第1电压信号Vc12。这样一来，第1差动对(M11、M12)为同相输入，无论电压信号Vc12的电位，第1差动对(M11、M12)的输出对的输出信号恒定，不取决于输出电压Vout1。另一方面，第2差动对(M21、M22)中，向第1输入(M21的栅极)提供第2电压信号Vc22，第2输入(M22的栅极)连接到输出端子N5。
这样一来，放大电路10相对于第2差动对(M21、M22)成为电压输出器，作为输出电压Vout1，放大输出第2电压信号Vc22。
在第2数据期间，开关121、122、221、222分别为断开、接通、接通、断开。
此时，第2差动对(M21、M22)，连接输入对的第1及第2输入，并分别提供第2电压信号Vc22。这样一来，第2差动对(M21、M22)为同相输入，无论第2电压信号的电位，第2差动对(M21、M22)的输出对的输出信号恒定，不取决于输出电压Vout1。另一方面，第1差动对(M11、M12)，向第1输入(M11的栅极)提供第1电压信号Vc21，第2输入(M12的栅极)连接到输出端子N5。这样一来，放大电路10相对于第1差动对(M12、M12)成为电压输出器，作为输出电压Vout1，放大输出第1电压信号Vc21。
接着说明第1、第2串行DAC 110、210。
第1、第2串联DAC 110、210分别与从图10的结构中去除电压输出电路919的结构等效(仅参照标记不同)。
第1串行DAC 110输入K比特的数字数据信号(B1～Bk)、及控制信号2，从端子N12输出模拟电压信号Vc12。
具体而言，第1串行DAC 110具有：二个电容C11、C12，其具有分别提供到电压供给端子N1、N2的二个参照电压V1、V2，第1端子连接到电压供给端子N1，第2端子分别连接到端子N11、N12；切换开关111，将端子N12切换连接到电压供给端子N1或N2；开关112，连接在端子N11、N12之间；和开关113，连接在端子N12和电压供给端子N1之间。端子N12与放大电路10的第1差动对(M11、M12)的第1输入(M11的栅极)连接。并且，电容C11、C12的电容值相等。
第2串行DAC 210也输入K比特的数字数据信号(B1～Bk)、及控制信号3，从端子N22输出模拟电压信号Vc22。
具体而言，第2串行DAC 210具有：二个电容C21、C22，其具有分别提供到电压供给端子N1、N2的二个参照电压V1、V2，第1端子连接到电压供给端子N1，第2端子分别连接到端子N21、N22；切换开关211，将端子N22切换连接到电压供给端子N1或N2；开关212，连接在端子N21、N22之间；和开关213，连接在端子N22和电压供给端子N1之间。端子N22与放大电路10的第2差动对(M21、M22)的第1输入(M21的栅极)连接。并且，电容C21、C22的电容值相等。
第1及第2串行DAC 110及210通过分别输入到其中的控制信号2及3对各开关的接通/断开控制，将和数字数据信号(B1～Bk)对应的电压信号作为Vc12及Vc22而输出到放大电路10。
参照图2，作为第1及第2串行DAC 110及210的动作，表示了第1及第2数据期间中的第1及第2串行DAC 110及210的各开关的控制。此外，第1数据期间具有重置期间T11，并且在串行输入的数字数据信号(B1～Bk)的每1比特具有二个期间。即，期间T12_B1、T13_B1、T12_B2、T13_B2、..、T12_Bk及T13_Bk。此外，在图2中省略了中途的比特数据B2～B(k-1)部分。同样，第2数据期间具有重置期间T21，并且在串行输入的数字数据信号(B1～Bk)的每1比特具有二个期间。即，期间T22_B1、T23_B1、...、T22_Bk及T23_Bk。此外，图2中的箭头→表示前一期间的状态(接通或断开)持续。
首先，说明第1串行DAC 110的开关111、112、113的控制。在第1数据期间内，在重置期间T11中开关111、112、113分别为断开、断开、接通，电容C12的两端(N1及N12)的电位差(端子间电压)为0，即端子N12重置为参照电压V1。
接着，在期间T12_B1中开关111、112、113分别为接通、断开、断开。此时，在端子N11中，根据输入到时间序列中的数字数据(B1～Bk)中的比特数据B1的值，由开关111选择(抽样)参照电压V1、V2的任意一个。例如，比特数据B1＝0时选择参照电压V1，比特数据B1＝1时选择参照电压V2。
并且，在期间T13_B1中，开关111、112、113分别为断开、接通、断开。此时，通过开关112在电容C11、C12之间发生电荷再分配，再分配的电荷被电容C12存储(保持)。
接着，在期间T12_B2中，开关111、112、113分别为接通、断开、断开。此时，在端子N11中，根据下一个比特数据B2的值，由开关111选择(抽样)参照电压V1、V2的任意一个。即，和比特数据B1同样地，在比特数据B2＝0时选择参照电压V1，在B2＝1时选择参照电压V2。并且，在期间T13_B2中，开关111、112、113分别为断开、接通、断开。此时，通过开关112在电容C11、C12之间发生电荷再分配，再分配的电荷被电容C12存储(保持)。以下同样地，直到期间T12_Bk、T13_Bk为止，依次地重复参照电压的抽样、及再分配到电容C12的电荷的存储(保持)。
这样一来，在输入了K比特数据的第1数据期间结束时，端子N12的电压信号VN12(＝Vc12)为下述公式(2)所示的值。
VN12＝(2-1·BK+2-2·BK-1+…+2-K·B1)·(V2-V1)+V1…(2)
其中，BK、BK-1、...、B1为0或1，电容C11、C12是彼此相等的电容值。并且电压VN12被输出到放大电路10。
即，第1串行DAC 110在第1数据期间，可变换输出将参照电压V1、V2之间平均分割为2K个的电压电平中、和K比特数据(BK、BK-1、...、B1)对应的电压信号。
另一方面，在第2数据期间，通过1个数据期间，开关111、112、113全部断开。因此，第1串行DAC 110将在第1数据期间数字模拟变换后的电压信号VN12由电容C12保持，并且将VN12通过端子N12输出到放大电路10。
接着说明第2串行DAC 210的开关211、212、213的控制。在第1数据期间，通过1个数据期间，开关211、212、213全部断开。因此，第2串行DAC 210使在第1数据期间的前一个数据期间被数字模拟变换的电压信号由电容C22保持，并且将该电压信号输出到放大电路10。
另一方面，在第2数据期间内，重置期间T21以及T22_B1、T23_B1、...、T22_Bk及T23_Bk的各期间的开关211、212、213的控制，和第1数据期间中的开关111、112、113的控制一样。
因此，当电容C21、C22是彼此相等的电容值时，输入了K比特数据的第2数据期间结束时的端子N22的电压信号VN22(＝Vc22)也是由公式(2)表示的值。
此外，电压信号VN12、VN22均由公式(2)表示，但当在第1及第2数据期间内K比特数据(BK、BK-1、BK、...、B1)的值变化时，VN12、VN22当然取不同的值。
因此，图1的数字模拟变换电路在第1数据期间内，在第2串行DAC 210中，将在第1数据期间的前一个期间变换的电压信号通过放大电路10从输出端子N5放大输出。此时，第1串行DAC 110中，根据以比特单位串行输入的第1数据数据信号，变换为对应的电压信号Vc12。
另一方面，在第2数据期间内，在第1串行DAC 110中，将在第1数据期间变换的电压信号Vc12通过放大电路10从输出端子N5放大输出。此时，在第2串行DAC 210中，根据以比特单位串行输入的第2数字数据信号，变换为对应的电压信号Vc22。
图1的数字模拟变换电路，将使输入的数字数据变换为电压信号的期间、及使变换的电压信号放大输出到数据线的期间分为不同的数据期间，从而使电压信号向数据线的驱动期间在1个数据期间内充分确保。因此，可适用于数据线负荷容量大、1个数据输出期间短、大画面、高精细显示装置的数据驱动器。并且，由于是DAC不取决于比特数的结构，因此对多比特化可节省面积。
此外，图1的数字模拟变换电路和图10的结构相比，串行DAC、及放大电路的差动级为2倍，但通过共有放大级，和单纯具有2倍的图10的数字模拟变换电路相比，可节省面积，降低耗电。
关于电力消耗，一般的放大电路的静耗电中，放大级至少占7～8成左右，差动级的静耗电较小。因此，在本发明涉及的数字模拟变换电路中，即使差动级变为2倍，增加的耗电也可抑制得较少。
并且，关于面积，一般在反馈结构的放大电路的放大级设置的相位补偿电容(未图示)占有较大面积，但在本发明涉及的数字模拟变换电路中，相位补偿电容相对于1个数据线仅具有一个放大级的即可。
进一步，在第1、第2串行DAC 110、210中，因节省面积上的要求，优选各电容(C11、C12、C21、C22)的电容值设定为较小的值(例如100fF(1femto是10的负15次方)的阶位)。但是，当减小这些电容的电容值时，与该电容连接的晶体管的寄生电容的影响无法忽略。解决该问题也是本发明的特征之一。以下进行说明。
例如在图1中将如下结构作为比较例考察：放大电路10(缓冲电路)由一个差动级(例如第1差动对(M11、M12)和电流源M10及负载电路(M13、M14))、及放大级15构成，在第1、第2串行DAC 110、210的输出端子N12、N22、及放大电路10的一个差动级的非反转输入端之间插入切换开关(未图示)，将放大电路10的一个差动级向非反转输入端的输入切换为来自输出端N11或N22的输出电压，从而第1、第2串行DAC 110、210共有一个差动级和一个放大级。当串行DAC的各电容的值较小时，对串行DAC 110、210的各输出端N11、N22与差动级的非反转输入端(晶体管M11的栅极)的连接进行切换时，在位于不同电位状态的非反转输入端侧的晶体管M11的栅极电容(也称为“栅极侧寄生电容”)(例如1fF的阶位)、及电容C12或C22之间，产生电容耦合，因电荷再分配，通过串行DAC中的循环动作(抽样和保持的反复引起的DA变换动作)存储的电容C12或C22的电压变动，结果导致数字模拟变换电路的输出误差。例如，当参照电压V1、V2的电位差是液晶施加电压的5～8V时，输出误差大约为1mV的阶位。在串行DAC中，一般情况下，数字数据的比特数是对显示数据比特数加上2、3比特，因此显示数据即使是8比特，也需要10比特以上，灰度间的电压差为1mV的阶位，上述输出误差(约1mV的阶位)是无法忽略的大小。
和具有这种问题的上述比较例不同，在本实施例中，如图1所示，和第1、第2串行DAC 110、210分别对应设置第1、第2差动级，对第1、第2串行DAC 110、210中进行DA变换动作(循环动作)的串行DAC，在连接该串行DAC的输出端和对应的差动级的差动对晶体管的栅极的状态下，包括该差动对晶体管的栅极电容在内进行电荷的再分配。这样一来，可将通过串行DAC 110或210的循环动作存储的电容C12或C22的电压从数字模拟变换电路的输出端N5高精度地输出。
即，根据本实施例，可抑制上述比较例中的以下问题而有利于高精度化：在差动级的非反转输入端的晶体管的栅极电容和串行DAC的电容C12或C22之间产生电容耦合，因电荷再分配，由循环动作存储的电容C12或C22的电压变动。
在本实施例中，串行DAC中的抽样及保持用的电容优选设定为考虑了差动对晶体管的栅极电容的电容值。例如，在第1串行DAC 110的情况下，向C12的实际的电容值加入了差动对晶体管M11、M12的栅极电容的值的电容值成为保持用的电容的值。即，电容C12中，作为表观电容，包括差动对晶体管M11、M12的栅极电容。这种情况下，也可是在电容C11侧配置例如与差动对晶体管M11、M12的各栅极电容的电容值的和相当的栅极电容的虚拟MOS晶体管的结构。通过上述结构，可使电容值彼此相等的电容C11、C12的设计简化。第2串行DAC 210也同样。此外，实际上不仅包括晶体管的栅极电容，而且也包括布线间的寄生电容，布线间的寄生电容是比栅极电容小1位(桁)以上的阶位，相对进行电荷再分配的二个电容为对称的结构，足可以忽略。
而在循环动作(DA变换动作)时，包括差动对晶体管的栅极电容进行电荷的再分配时，需要使差动对晶体管的栅极电容保持一定。晶体管的栅极电容具有随着晶体管的状态而变化的特性，尤其是在接通状态和断开状态时，栅极电容变化，因此在循环动作时，与串行DAC的输出端连接的差动对晶体管需要稳定地保持为接通状态。
在本实施例中其构成是：进行循环动作时，与串行DAC的输出端连接的差动对晶体管的栅极共同连接，以同相接收串行DAC的输出电压。这样一来，在循环动作过程中，共同输入到差动对晶体管的栅极的电压发生变动时，差动对晶体管的共同源极电位也跟着变动，因此差动对晶体管在接通状态下稳定地保持。
根据上述结构的本实施例，可减小串行DAC中的抽样及保持用电容的电容值，减小面积，同时可提高电压输出器(缓冲电路)的输出电压的精度。
此外，提供到串行DAC的参照电压(V1、V2)分别设定为和极性对应的灰度电压的最小值和最大值，提前设定为根据串行DAC的输出而动作的差动对晶体管变为接通状态的电压。
因此，本发明的数字模拟变换电路在将串行DAC的电容设定为较小值时，也可实现抑制了寄生电容影响的高精度的电压输出。
(实施例2)
接着说明本发明的第2实施例。图3是表示本实施例的数字模拟变换电路的结构的图。参照图3，本实施例的数字模拟变换电路具有放大电路10、串行DAC 230、和控制信号发生电路17。
控制信号发生电路17输入基准信号CLK和时序信号，将至少根据两个信号生成的控制信号1、2分别输出到放大电路10、串行DAC230。
图3所示的数字模拟变换电路是将图1的串行DAC 110、210中可共有的元件统一为一个而减少DAC的元件数(面积)的结构。以下说明串行DAC 230。此外，放大电路10是和图1相同的结构及动作，省略其说明。
串行DAC 230输入K比特的数字数据信号(B1～Bk)、及控制信号2，从端子N11、N12分别输出模拟电压信号Vc12、Vc22。
具体而言，串行DAC 230具有：电容C21，其具有分别提供到电压供给端子N1、N2的二个参照电压V1、V2，第1端子连接到电压供给端子N1，第2端子连接到端子N21；电容C12、C22，第1端子连接到电压供给端子N1，第2端子分别连接到端子N12、N22；切换开关311，将端子N21切换连接到电压供给端子N1或N2；开关112、212，分别连接在端子N21和端子N12、N22之间；以及开关113、213，分别连接在端子N12、N22和电压供给端子N1之间。
端子N12、N22分别连接到放大电路10的第1差动对(M11、M12)的第1输入(M11的栅极)、第2差动对(M21、M22)的第1输入(M21的栅极)。并且，电容C12、C21、C22的电容值相等。
即，图3的串行DAC 230的结构是，将图1的串行DAC 110的开关111和电容C11，与串行DAC 210的开关211及电容C21共用，并将开关211设为开关311。
串行DAC 230通过输入的控制信号2对各开关的接通/断开控制，将和数字数据信号(B1～Bk)对应的电压信号作为Vc12及Vc22输出到放大电路10。
参照图4说明串行DAC 230的动作。图4表示第1及第2数据期间内的串行DAC 230的各开关(112、113、212、214、311)的控制。第1数据期间具有重置期间T11，并且在串行输入的数字数据信号(B1～Bk)的每1比特具有二个期间。
即，期间T12_B1、T13_B1、T12_B2、T13_B2、...、T12_Bk及T13_Bk。此外，图4也省略了中途的比特数据B2～B(k-1)的部分。
同样，第2数据期间也具有重置期间T21，并且在串行输入的数字数据信号(B1～Bk)的每1比特具有二个期间。即，期间T22_B1、T23_B1、...、T22_Bk及T23_Bk。图4中的箭头→表示前一期间的状态(接通或断开)持续。
说明串行DAC 230的开关112、113、212、213、311的控制。在第1数据期间内，开关212、213在1个数据期间内断开。在第1数据期间内，重置期间T11中，开关113接通，开关112断开，电容C12的两端(N1及N12)的电位差(端子间电压)重置为0。
接着，在期间T12_B1中，开关311、112、113分别为接通、断开、断开。此时，端子N21中，根据输入到时间序列中的数字数据(B1～Bk)中的比特数据B1的值，由开关311选择(抽样)参照电压V1、V2的任意一个。并且，在期间T13_B1中，开关311、112、113分别为断开、接通、断开。
此时，通过开关112在电容C21、C22之间发生电荷再分配，再分配的电荷被电容C12存储(保持)。
以下同样地，直到期间T12_Bk、T13_Bk为止，依次重复参照电压的抽样、及再分配到电容C12的电荷的存储(保持)。
这样一来，在输入了K比特数据的第1数据期间结束时，端子N12的电压信号VN12(＝Vc12)为上述公式(2)所示的值。
即，串行DAC 230可向端子N12变换输出将参照电压V1、V2之间平均分割为2K个的电压电平中、和K比特数据(BK、BK-1、...、B1)对应的电压信号。
另一方面，端子N22的电压信号因开关212、213在一个数据期间断开，因此在前一个数据期间变换的电压信号被直接保持。
在第2数据期间内，在一个数据期间内开关112、113断开。并且，在第2数据期间内，在重置期间T21中，开关213接通，开关212断开，电容C22的两端(N1及N22)的电位差(端子间电压)重置为0。
在期间T22_B1内，开关311、212、213分别为接通、断开、断开。
此时，端子N21中，根据输入到时间序列中的数字数据(B1～BK)中比特数据B1的值，由开关311选择(抽样)参照电压V1、V2的任意一个。
并且，在期间T23_B1内，开关311、212、213分别为断开、接通、断开。此时，经由开关212，在电容C21、C22之间产生电荷再分配，再分配的电荷存储(保持)在电容C22中。
以下同样地，直到期间T22_Bk、T23_Bk为止，依次重复参照电压的抽样、及再分配到电容C12的电荷的存储(保持)。
这样一来，在输入了K比特数据的第1数据期间结束时，端子N22的电压信号VN22(＝Vc22)也变为上述公式(2)所示的值。
即，串行DAC 230可向端子N22变换输出将参照电压V1、V2之间平均分割为2K个的电压电平中、和K比特数据(BK、BK-1、...、B1)对应的电压信号。
另一方面，端子N12的电压信号因开关112、113在一个数据期间断开，因此在第1数据期间变换的电压信号Vc12被直接保持。
放大电路10和图1一样，在第1数据期间内将端子N22的电压信号从输出端子N5放大输出，在第2数据期间内将端子N12的电压信号从输出端子N5放大输出。
因此，图3的的数字模拟变换电路在第1数据期间内，在串行DAC230中，将由端子N22保持的在第1数据期间的前一个期间变换的电压信号通过放大电路10从输出端子N5放大输出。并且此时，根据以比特单位串行输入的第1数字数据信号，变换为对应的电压信号Vc12。
另一方面，在第2数据期间内，串行DAC 230中，将由端子N12保持的在第1数据期间变换的电压信号Vc12通过放大电路10从输出端子N5放大输出。
并且，此时，根据以比特单位串行输入的第2数字数据信号，变换为对应的电压信号Vc22。
图3的数字模拟变换电路也和图1一样，可在1个数据期间内充分确保电压信号向数据线的驱动期间，可适用于数据线负荷容量大、1个数据输出期间短、大画面、高精细显示装置的数据驱动器。并且，虽然和图10相比面积增大，但通过共有二个串行DAC的一部分及放大级，和单纯具有2倍的图10的数字模拟变换电路相比，可节省面积，降低耗电。并且，和图1一样，在循环动作时，是与串行DAC的输出端连接的差动级的输入对共同连接、以同相接收串行DAC的输出的结构，图3的数字模拟变换电路即使将串行DAC的电容设定为较小的值，也可实现抑制了寄生电容影响的高精度的电压输出。
(实施例3)
图5是表示本发明的第3实施例的结构的图。参照图5，本实施例的数字模拟变换电路具有放大电路20、串行DAC 110、210、和控制信号发生电路17。
控制信号发生电路17输入基准信号CLK和时序信号，将至少根据两个信号生成的控制信号1至3分别输出到放大电路20、串行DAC110、210。
图5的数字模拟变换电路的特征在于，分离由图1的放大电路10共有的负载电路，将第1、第2差动对(M11、M12)、(M21、M22)的输出切换输入到放大级15。
放大级15由第1、第2差动对及分别对应的负载电路共有。
以下说明放大电路20。此外，串行DAC 110、210和图1的结构及动作相同，省略其说明。
放大电路20具有NMOS结构的第1差动对(M11、M12)、及第2差动对(M21、M22)。
在第1差动对(M11、M12)的共同源极和低位电源VSS之间连接电流源M10，在第2差动对(M21、M22)的共同源极和低位电源VSS之间连接电流源M20。
在第1差动对(M11、M12)的输出对(端子N53、N54)和高位电源VDD之间，作为负载电路连接有PMOS结构的电流反射镜(M13、M14)。
在第2差动对(M21、M22)的输出对(端子N55、N56)和高位电源VDD之间，作为负载电路连接有PMOS结构的电流反射镜(M15、M16)。
在第1差动对(M11、M12)的输出对(端子N53、N54)和负载电路(M13、M14)的连接节点对的一端(端子N53)、及放大级15的输入端之间，连接有开关123，在第2差动对(M21、M22)的输出对(端子N55、N56)和负载电路(M15、M16)的连接节点对的一端(端子N55)、及放大级15的输入端之间，连接有开关223。
放大级15的输出连接到输出端子N5。进一步，在第1差动对(M11、M12)的输入对的第1输入(M11的栅极)和第2输入(M12的栅极)之间连接开关121，在第1差动对(M11、M12)的第2输入和输出端子N5之间连接开关122。
并且，第2差动对(M21、M22)的第1输入(M21的栅极)和第2输入(M22的栅极)之间连接开关221，在第2差动对(M21、M22)的第2输入和输出端子N5之间连接开关222。并且，第1及第2差动对(M11、M 12)、(M21、M22)的各第1输入中，输入第1及第2电压信号Vc12、Vc22。
放大电路20通过控制信号1对开关121、122、123、221、222、223的接通/断开控制，将和分别输入到第1及第2差动对(M11、M12)、(M21、22)的第1及第2电压信号的一个对应的输出信号作为Vout1输出。
放大电路20中，第1及第2差动对(M11、M12)、(M21、M22)及分别对应的负载电路共有输出级，和各第1及第2差动对(M11、M12)、(M21、M22)分别具有负载电路及输出的情况相比，可节省元件(节省面积)，降低耗电。
参照图6说明本实施例的放大电路20的动作。并且，除了开关123、223之外的图5的各开关的控制和图2相同，省略对各控制的说明。以下仅说明开关123、223及其相关的开关的控制。
开关123、223分别进行和开关122、222相同的控制。即，在第1数据期间内，开关123、223分别断开、接通，在第2数据期间内，开关123、223分别接通、断开。因此，在第1数据期间内，端子N22的电压信号Vc22通过放大电路20从输出端子5放大输出，在第2数据期间内，端子N12的电压信号Vc12通过放大电路20从输出端子N5放大输出。
图5所示的本实施例的数字模拟变换电路也和图1所示的第1实施例一样，可在1个数据期间内充分确保电压信号向数据线的驱动期间，可适用于数据线负荷容量大、1个数据输出期间短、大画面、高精细显示装置的数据驱动器。
图5所示的本实施例的数字模拟变换电路和图10的结构相比面积增大，但通过共有放大级，和单纯具有2倍的图10的数字模拟变换电路相比，可节省面积，降低耗电。并且，和图1一样，在循环动作时，是与串行DAC的输出端连接的差动级的输入对共同连接、以同相接收串行DAC的输出的结构，图5的数字模拟变换电路即使将串行DAC的电容设定为较小的值，也可实现抑制了寄生电容影响的高精度的电压输出。
此外，图5的串行DAC 110、210也可置换为图3的串行DAC 230。
(实施例4)
接着说明本发明的第4实施例。图7是使图1所示的第1实施例的数字模拟变换电路的放大电路10的差动对及负载电路的晶体管的极性相反构成的例子。其作用及效果和图1相同。
(实施例5)
接着说明本发明的第5实施例。图8是采用图1、图3、图5、图7的任意一项的数字模拟变换电路构成的数据驱动器。参照图8，本实施例的数据驱动器具有：串并行变换及锁存电路510、参照电压发生电路520、数字模拟变换电路530、输出切换电路540、控制信号发生电路550。
串并行变换及锁存电路510，输入来自LVDS(低压差分信号)等高速数字数据信号及来自控制信号发生电路550的控制信号，将串行化的数据信号与输出数对应地进行并行变换，并以比特单位锁存。并且，根据预定的时序将数据信号以比特单位输出到各数字模拟变换电路530。
数字模拟变换电路530具有按照二个输出单位分别设置、且与正极及负极分别对应的数字模拟变换电路531、532。
数字模拟变换电路530的动作也由来自控制信号发生电路550的控制信号控制。
正极侧的数字模拟变换电路531，输入由参照电压发生电路520生成的参照电压V1、V2，根据从电路510以比特单位依次输出的数据信号，变换输出正极侧的电压信号Vout1。
负极侧的数字模拟变换电路532，输入由参照电压发生电路520生成的参照电压V3、V4，根据从电路510以比特单位依次输出的数据信号，变换输出负极侧的电压信号Vout2。
输出切换电路540，将从数字模拟变换电路530输出的电压信号Vout1、Vout2以预定的时序切换输出到驱动器输出端子P1、P2。切换的时序由来自控制信号发生电路550的控制信号控制，以预定的数据期间单位等进行切换。并且，在驱动器输出端子P1、P2、...、P(2K)中，进行控制以使奇数端子和公里数端子为彼此不同的电压极性。
控制信号发生电路550根据CLK及时序信号而生成电路块510、530(531、532)、540所需要的控制信号。
此外，作为正极侧的数字模拟变换电路531，可适用参照图1、图3、图5所说明的各实施例的数字模拟变换电路。
作为负极侧的数字变换电路532，可适用参照图7说明的实施例的数字模拟变换电路、及参照图3、图5说明的使各实施例的放大电路的晶体管为相反极性的数字模拟变换电路。
(实施例6)
接着说明本发明的第6实施例。图8所示的上述实施例的数据驱动器具有参照图1、图3、图5、图7说明的各实施例的数字模拟变换电路，从而可通过DAC不取决于比特数的结构，实现针对多比特化的节省面积的数据驱动器。并且，可适用于数据线负荷容量大、1个数据期间短的大画面、高精细显示装置的数据驱动器。
也可将图8所示的本实施例的数据驱动器适用于图9所示的液晶显示装置的数据驱动器980。
而图8所示的数据驱动器由于针对灰度的电压输出为线性，因此为了输出符合液晶的γ特性的电压，需要通过显示控制器950使显示的数据的比特数增加数比特。例如，显示的数据为10比特时，增加为+2比特的12比特数据，使12比特的线性特性的电压信号与10比特的含有γ特性的电压信号对应。为了简化，也可在显示控制器850中设置从10比特变换为12比特的数据的变换表。在该方法下，可将图8的数据驱动器用于图9的液晶显示装置。
此外，本发明不限于液晶显示装置的驱动器、液晶显示装置，也可适用于其他显示装置、驱动电路。并且，在图1等所示的实施例中，对于将本发明适用于具有第1、第2串行DAC和放大电路的数字模拟变换电路的例子进行了说明，当然也可将本发明适用于具有第1、第2抽样/保持电路、及接收第1、第2抽样保持电路的输出的放大电路(缓冲器)的结构。即，配置第1及第2抽样/保持电路，交互切换以下动作：当一个进行输入信号的抽样动作时，另一个保持抽样的信号。当第1及第2差动电路中的一个差动电路是电压输出器结构时，该一个差动电路的非反转输入端中输入由一个抽样保持电路保持的信号，在与在反转输入端和非反转输入端中输入了同相信号的另一个差动电路对应的另一个抽样保持电路中，进行抽样动作。作为共同输入到该另一个差动电路的反转输入端和非反转输入端的同相信号，输入进行抽样动作的上述另一个抽样/保持电路的输出信号。在抽样动作时，包括与抽样保持电路连接的差动电路的差动对的栅极侧电容，是在抽样保持电路的电容中存储抽样电压信号的结构，在差动对的栅极以同相接收抽样电压信号，从而即使将抽样保持电路的电容设定为较小的值，也可实现抑制了寄生电容影响的高精度的电压输出。
此外，上述专利文献、非专利文献的各种公开以引用方式加入到本说明书中。在本发明所有公开(包括权利要求)的框架内，进一步根据其基本技术思想，可进行实施方式或实施例的变更、调整。并且，在本发明的权利要求范围内，可进行各种公开要素的多种组合或选择。即，本发明包括根据包括权利要求范围在内的所有公开、技术思想由本领域技术人员可获得的各种变形、校正。

Claims (17)

1.一种放大电路，其特征在于，
具有：第1及第2差动级；和
放大级，接收上述第1及第2差动级的输出信号，充电或放电驱动放大电路的输出端子，
上述第1差动级的输入对的第1输入接收第1信号，
上述第2差动级的输入对的第1输入接收第2信号，
上述第1差动级的输入对的第2输入中，切换输入上述第1信号或来自上述输出端子的反馈信号，
上述第2差动级的输入对的第2输入中，切换输入上述第2信号或来自上述输出端子的反馈信号，
上述放大电路在第1状态和第2状态之间进行切换动作，
在上述第1状态下，上述第1差动级的输入对的上述第1及第2输入中，分别输入了上述第1信号和来自上述输出端子的反馈信号时，上述第2差动级的上述第1及第2输入中共同输入上述第2信号，
在上述第2状态下，上述第2差动级的输入对的上述第1及第2输入中，分别输入了上述第2信号和来自上述输出端子的反馈信号时，上述第1差动级的上述第1及第2输入中共同输入上述第1信号。
2.根据权利要求1所述的放大电路，其特征在于，
上述第1差动级具有第1差动对，
上述第2差动级具有第2差动对，
具有与上述第1及第2差动对的输出对共同连接的负载电路，
上述第1及第2差动对的共同连接的输出对的至少一个输出，与上述放大级的输入连接。
3.根据权利要求1所述的放大电路，其特征在于，
上述第1差动级具有：第1差动对；及
与上述第1差动对的输出对连接的第1负载电路，
上述第2差动级具有：第2差动对；及
与上述第2差动对的输出对连接的第2负载电路，
上述放大级的输入中，切换输入上述第1差动对的输出对的至少一个输出、或上述第2差动对的输出对的至少一个输出。
4.根据权利要求1至3的任意一项所述的放大电路，其特征在于，还具有：
插入在上述第1差动级的输入对的第2输入和上述输出端子之间的开关；
插入在上述第1差动级的输入对的第1输入和第2输入之间的开关；
插入在上述第2差动级的输入对的第2输入和上述输出端子之间的开关；和
插入在上述第2差动级的输入对的第1输入和第2输入之间的开关。
5.根据权利要求3所述的放大电路，其特征在于，还具有：
插入在上述第1差动对的输出对的至少一个输出和上述放大级的输入之间的开关；和
插入在上述第2差动对的输出对的至少一个输出和上述放大级的输入之间的开关。
6.一种数字模拟变换电路，其特征在于，具有：
权利要求1至5的任意一项所述的放大电路；
第1数字模拟变换器，将对与输入的第1数字信号对应的预定的电压信号进行抽样/保持而得到的信号，作为上述第1信号输出；和
第2数字模拟变换器，将对与输入的第2数字信号对应的预定的电压信号进行抽样/保持而得到的信号，作为上述第2信号输出。
7.一种数字模拟变换电路，其特征在于，具有：
权利要求1至5的任意一项所述的放大电路；
第1串行数字模拟变换器，根据输入到时间序列中的第1数字信号，变换输出上述第1信号；和
第2串行数字模拟变换器，根据输入到时间序列中的第2数字信号，变换输出上述第2信号。
8.根据权利要求7所述的数字模拟变换电路，其特征在于，
在第1数据期间内，
上述第1串行数字模拟变换器将在上述第1数据期间输入的上述第1数字信号变换为上述第1信号，
上述第2串行数字模拟变换器保持将在上述第1数据期间的前一个数据期间输入的数字信号变换后的信号，
上述放大电路将上述第2串行数字模拟变换器中保持的上述信号从上述输出端子放大输出；
在上述第1数据期间后的第2数据期间内，
上述第2串行数字模拟变换器将在上述第2数据期间输入的上述第2数字信号变换为上述第2信号，
上述第1串行数字模拟变换器保持在上述第1数据期间变换后的上述第1信号，
上述放大电路将上述第1信号从输出端子放大输出。
9.根据权利要求8所述的数字模拟变换电路，其特征在于，
上述第1及第2串行数字模拟变换器的至少一个具有：
切换开关，根据输入的数字信号的各比特的值，将输出端切换为与第1电位端子或第2电位端子连接；
第1电容，连接在上述切换开关的上述输出端和上述第1电位端子之间；
第1开关，一端与上述切换开关的上述输出端连接；
第2电容，连接在上述第1开关的另一端和上述第1电位端子之间；以及
第2开关，连接在上述第2电容的端子之间。
10.根据权利要求8所述的数字模拟变换电路，其特征在于，
上述第1串行数字模拟变换器具有：
切换开关，根据输入的数字信号的各比特的值，将输出端切换为与第1电位端子或第2电位端子连接；
第1电容，连接在上述切换开关的上述输出端和上述第1电位端子之间；
第1开关，一端与上述切换开关的上述输出端连接；
第2电容，连接在上述第1开关的另一端和上述第1电位端子之间；以及
第2开关，连接在上述第2电容的端子之间，
上述第2串行数字模拟变换器具有：
第3开关，一端与上述切换开关的上述输出端连接；
第3电容，连接在上述第3开关的另一端和上述第1电位端子之间；以及
第4开关，连接在上述第3电容的端子之间。
11.一种数据驱动器，含有权利要求6至10的任意一项所述的数字模拟变换电路。
12.一种数据驱动器，其特征在于，
具有：串并行变换及锁存电路；
参照电压发生电路；
数字模拟变换电路；
输出切换电路；以及
生成上述串并行变换及锁存电路、数字模拟变换电路和输出切换电路所需要的控制信号的控制信号发生电路，
上述串并行变换及锁存电路，将输入数字数据信号及来自上述控制信号发生电路的控制信号输入，将串行化的数据信号与输出数对应地进行并行变换，并以比特单位进行锁存，将该锁存的数据信号以比特单位输出到上述数字模拟变换电路，
上述数字模拟变换电路具有与第1极性对应的第1极性侧的数字模拟变换电路及与第2极性对应的第2极性侧的数字模拟变换电路，
上述第1极性侧的数字模拟变换电路，输入由上述参照电压发生电路生成的第1、第2参照电压，并根据从上述串并行变换及锁存电路以比特单位依次输出的数据信号，变换输出第1极性侧的电压信号，
上述第2极性侧的数字模拟变换电路，输入由上述参照电压发生电路生成的第3、第4参照电压，并根据从上述串并行变换及锁存电路以比特单位依次输出的数据信号，变换输出第2极性侧的电压信号，
上述输出切换电路，根据来自上述控制信号发生电路的控制信号，将从上述数字模拟变换电路输出的上述第1极性侧的电压信号和上述第2极性侧的电压信号，以预定的时序切换输出到第1、第2驱动器输出端子，
上述第1极性侧的数字模拟变换电路和上述第2极性侧的数字模拟变换电路，分别含有权利要求6至10的任意一项所述的数字模拟变换电路，
向上述第1极性侧的数字模拟变换电路的上述第1电位端子提供上述第1参照电压，
向上述第1极性侧的数字模拟变换电路的上述第2电位端子提供上述第2参照电压，
向上述第2极性侧的数字模拟变换电路的上述第1电位端子提供上述第3参照电压，
向上述第2极性侧的数字模拟变换电路的上述第2电位端子提供上述第4参照电压。
13.一种显示装置，具有权利要求11或12所示的数据驱动器。
14.一种数字模拟变换电路，其特征在于，
具有：第1及第2数字模拟变换器，交互地切换进行当上述第1及第2数字模拟变换器中的一个进行数字模拟变换时、另一个保持变换后的模拟电压的动作；以及
放大电路，含有第1及第2差动电路，进行切换控制，以使一个差动电路是反转输入端与数字模拟变换电路的输出端子反馈连接的电压输出器结构时，在另一个差动电路的反转输入端和非反转输入端中输入同相信号，
当一个差动电路是电压输出器结构时，向上述一个差动电路的非反转输入端输入由一个数字模拟变换器变换完成的模拟电压，在将同相信号输入到反转输入端和非反转输入端的另一个差动电路所对应的另一个数字模拟变换器中，进行数字模拟变换。
15.根据权利要求14所述的数字模拟变换电路，其特征在于，当上述一个差动电路是电压输出器结构时，进行数字模拟变换的上述另一个数字模拟变换器的输出信号，作为上述同相信号而共同输入到上述另一个差动电路的反转输入端和非反转输入端。
16.一种放大电路，其特征在于，
具有：第1及第2抽样/保持电路，交互切换进行当上述第1及第2抽样/保持电路中的一个进行输入信号的抽样动作时、另一个保持抽样的信号的动作；以及
第1及第2差动电路，进行切换控制，以使当一个差动电路是反转输入端与放大电路的输出端子反馈连接的电压输出器结构时，在另一个差动电路的反转输入端和非反转输入端中输入同相信号，
当一个差动电路是电压输出器结构时，向上述一个差动电路的非反转输入端输入由一个抽样/保持电路保持的信号，在将同相信号输入到反转输入端和非反转输入端的另一个差动电路所对应的另一个抽样/保持电路中，进行抽样动作。
17.根据权利要求16所述的放大电路，其特征在于，
上述一个差动电路是电压输出器结构时，进行抽样动作的上述另一个抽样/保持电路的输出信号，作为上述同相信号共同输入到上述另一个差动电路的反转输入端和非反转输入端。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2010103582A1 (ja) * 2009-03-09 2012-09-10 パナソニック株式会社 差動増幅器およびそれを用いたパイプラインａｄ変換器
US7916063B1 (en) * 2009-09-28 2011-03-29 Robert Bosch Gmbh Charge-sharing digital to analog converter and successive approximation analog to digital converter
US8928401B2 (en) 2012-11-26 2015-01-06 Nxp, B.V. Amplifier with filtering
CN105075127B (zh) * 2013-03-28 2017-10-20 旭化成微电子株式会社 数字‑模拟转换器以及数字‑模拟转换装置
US11251802B1 (en) * 2020-08-03 2022-02-15 xMEMS Labs, Inc. Nonlinear digital-to-analog converter
US11271480B2 (en) 2020-08-03 2022-03-08 xMEMS Labs, Inc. Driving circuit with energy recycle capability and method thereof

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1790900A (zh) * 2004-12-16 2006-06-21 日本电气株式会社 差动放大器和使用它的显示装置的数据驱动器
CN1855703A (zh) * 2005-04-26 2006-11-01 日本电气株式会社 数字模拟电路和数据驱动器及显示装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59154820A (ja) * 1983-02-24 1984-09-03 Yokogawa Hokushin Electric Corp Ｄ／ａ変換器
JP2002271201A (ja) * 2001-03-09 2002-09-20 Fujitsu Ltd Ａ／ｄ変換器
TWI258723B (en) * 2003-10-07 2006-07-21 Samsung Electronics Co Ltd High slew-rate amplifier circuit for TFT-LCD system
JP4100407B2 (ja) * 2004-12-16 2008-06-11 日本電気株式会社 出力回路及びデジタルアナログ回路並びに表示装置
JP2006310959A (ja) * 2005-04-26 2006-11-09 Nec Corp 差動増幅器及び表示装置のデータドライバ並びに差動増幅器の駆動方法
JP4701960B2 (ja) * 2005-09-26 2011-06-15 日本電気株式会社 差動増幅器とデジタル・アナログ変換器並びに表示装置
JP5017871B2 (ja) * 2006-02-02 2012-09-05 日本電気株式会社 差動増幅器及びデジタルアナログ変換器
JP4275166B2 (ja) * 2006-11-02 2009-06-10 Ｎｅｃエレクトロニクス株式会社 データドライバ及び表示装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1790900A (zh) * 2004-12-16 2006-06-21 日本电气株式会社 差动放大器和使用它的显示装置的数据驱动器
CN1855703A (zh) * 2005-04-26 2006-11-01 日本电气株式会社 数字模拟电路和数据驱动器及显示装置

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
JP特开2006-197532A 2006.07.27
JP特开2007-89074A 2007.04.05

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