CN101630533B - 采样保持电路及数字模拟转换电路 - Google Patents

Abstract

提供一种高精度输出的采样保持电路及串行DAC，即使进行电荷分配的电容的电容值较小，放大器的输入电容(栅极电容)引起的输出误差也较小。具有：电容元件(C11、C12)，经由开关(110)进行电荷分配；差动电路；放大级(16)，输入该差动电路的输出，输出连接到输出端子(N9)；以及采样电压供给电路(17)，向电容元件(C11、C12)中的至少一方的一端提供采样电压，上述差动电路具有：MOS晶体管(M1)；MOS晶体管(M2)；以及负载电路(15)，连接在MOS晶体管(M1、M2)的漏极和第2电源端子之间。

Description

采样保持电路及数字模拟转换电路

技术领域

本发明涉及到一种采样保持电路及数字模拟转换电路。

背景技术

近来，显示装置中，以薄型、轻便、低耗电为特征的液晶显示装置(LCD)得到广泛普及，较多地应用于移动电话(mobile-phone、cell-phone)、PDA(个人数字助理)、笔记本PC等移动设备的显示部。但最近以来，液晶显示装置的大画面化、动态图像应用的技术也得到提高，不仅用于移动设备，而且也可实现于放置型的大画面显示装置、大画面液晶电视。作为这些液晶显示装置，利用可高精细显示的有源矩阵驱动方式的液晶显示装置。

首先，参照图15概要说明有源矩阵驱动方式的液晶显示装置的典型构成。此外，图15中，与液晶显示部的一个像素连接的主要构成通过等效电路示意。

一般情况下，有源矩阵驱动方式的液晶显示装置的显示部960是使半导体基板和相对基板这两块基板相对并在其之间封入液晶而形成的构造，上述半导体基板(例如彩色SXGA面板时，1280×3像素列×1024像素行)中，透明的像素电极964及薄膜晶体管(TFT)963矩阵状配置，上述相对基板在整个面上形成有一个透明的电极967。液晶具有电容性，在像素电极964和电极967之间形成电容965。并且，大多还具有辅助电容966，用于辅助液晶的电容性。

上述液晶显示装置通过扫描信号控制具有开关功能的TFT 963的接通/断开，当TFT 963导通时，与图像数据信号对应的灰度信号电压施加到像素电极964，根据各像素电极964和相对基板电极967之间的电位差，液晶的透过率变化，在TFT 963截止后，也通过液晶电容965和辅助电容966在一定时间内保持该电位差，从而显示图像。

在半导体基板上，传送向各像素电极964施加的多个电平电压(灰度信号电压)的数据线962及传送扫描信号的扫描线961布线成格子状(上述彩色SXGA面板的情况下，数据线1280×3根，扫描线1024根)，扫描线961及数据线962通过彼此的交叉部上产生的电容及夹持在相对基板电极之间的液晶电容等，变为较大的电容性负载。

此外，扫描信号从栅极驱动器970提供到扫描线961，并且向各像素电极964供给灰度信号电压是从数据驱动器980经由数据线962来进行。并且栅极驱动器970及数据驱动器980由显示控制器950控制，各自所需的时钟CLK、控制信号等分别由显示控制器950提供，图像数据提供到数据驱动器980。并且，现在图像数据的主流是数字数据。电源电路940向栅极驱动器970及数据驱动器980提供所需的电源电压。

一个画面的数据的改写以1帧为期间(通常1/60秒，动态图像时也存在1/120秒的情况)进行，通过各扫描线按每1行像素(每行)依次选择，在选择期间内，从各数据线提供灰度电压信号。

此外，栅极驱动器970只要至少提供2值的扫描信号即可，与之相对，数据驱动器980需要以和灰度数对应的多值电平的灰度信号电压来驱动数据线。因此，数据驱动器980包括：将图像数据转换为灰度信号电压的数字模拟转换器(DAC)；和数字模拟转换电路，包括将该灰度信号电压放大输出到数据线962的放大电路。

在近年来的液晶显示装置中，越来越高画质化(多色化)，至少需要26万色(RGB各6位的图像数据)，进一步需要2680万色(RGB各8位的图像数据)以上。因此，在输出与多位图像数据对应的灰度信号电压的数据驱动器中，DAC的电路规模增加，从而使数据驱动器LSI的芯片面积增加，成为导致成本增加的重要原因。并且，液晶显示装置在大画面化的同时分辨率也越来越高，数据线962的负载电容大幅增加，而与1帧期间除以栅极线数而得到的时间大致相当的1数据选择期间(1数据输出期间)变短。因此，承担驱动器LSI的输出缓冲的放大电路在较短的1数据选择期间内必须以较高的电压精度高速驱动大电容负载。

作为将多位数字数据转换为模拟电压信号的节省面积的DAC，下述串行DAC为人所知：根据按时间序列输入的数字数据依次采样基准电压，通过重复电容间的电荷再分配，获得电平电压。

图16是表示具有下述专利文献1所述的串行DAC的数字模拟转换电路的构成的一例的图。

图16的数字模拟转换电路的构成具有：电容C91，其具有分别提供到电压供给节点N5、N6的两个参照电压V5、V6，第1端子连接到电压供给节点N5，第2端子连接到节点N51；电容C92，第1端子连接到电压供给节点N5，第2端子连接到节点N52；串行DAC，其由将节点N51切换连接到电压供给节点N5或N6的切换开关911、连接在节点N51和N52之间的开关912、连接在节点N52和电压供给节点N5之间的开关913构成；以及电压跟随电路919，其由差动放大器构成，该差动放大器中，非反转输入端(+)连接到节点N52，反转输入端(-)连接到输出端子。此外，一般情况下，电容C91、C92的电容值相等。

接着说明图16所示的串行DAC的动作。首先，开关913暂时接通，电容C92的两端(N5及N52)的电位差(端子间电压)复位为0。

接着，根据按时间序列输入的数字数据(B₁～B_K)中最低位的位数据B₁的值，通过切换开关911，参照电压V5或V6的任意一个采样到节点N51，之后开关911断开(打开)。并且，开关912接通，在电容C91、C92之间发生电荷再分配，开关912断开，电荷由电容C92保持。

接着，根据下一个位数据B₂，通过切换开关911，参照电压V5或V6的任意一个采样到节点N51，通过开关912在电容C91、C92之间进行电荷再分配后，再分配的电荷由电容C92保持。

以下同样按照从低位的位数据到高位的位数据的顺序重复采样和保持动作。

在K位数据的情况下，采样和保持的1周期重复K次，此时的节点N52的电压由下式(1)表示。

V_N52＝(2^-1×B_K+2^-2×B_K-1+…+2^-K×B₁)×(V6-V5)+V5…(1)

其中，B_k、B_K-1、…、B₁是0或1。

并且，电压V_N52通过电压跟随电路919作为输出电压Vout而放大输出。这样一来，图16的数字模拟转换电路可根据K位数据输出将参照电压V5、V6之间均等分割为2^K个的各电压电平。

图16的数字模拟转换电路中，元件个数不取决于数据的位数，因此其特征在于，对于多位化可使电路规模非常小(节省面积)。

图16的数字模拟转换电路的输出电压为各电压电平之间是等间隔的线性输出，但若是位数非常大的多位的数字模拟转换电路，则能够选择输出和液晶的非线性的伽马特性对应的灰度电压。

专利文献1：日本特开昭59-154820号公报(参照其图1)。

以下提供本发明的分析。

参照图16说明的串行数字模拟转换电路将两个电容C91、C92之间的电荷再分配按每1位重复与位数对应的周期次数，根据位数据输出将两个基准电压(V5、V6)之间等分的线性电压。

近来，要求驱动显示装置的数据线的数字驱动器中所使用的数字模拟转换电路可以节省面积。

串行DAC的电路规格虽然较小，但为了对应数字驱动器的DAC的省面积化，若减小在图16的串行DAC中进行电荷分配的电容C91、C92的电容值，则放大器919(电压跟随器)的输入电容(主要是栅极电容)影响C91、C92之间的电荷分配，产生输出误差(本发明人的分析)。

发明内容

因此，本发明的目的在于提供一种高精度输出的采样保持电路(Sample hold circuit)、数字模拟转换电路、具有数字模拟转换电路的显示装置，即使进行电荷分配的电容的电容值较小，放大器的输入电容(栅极电容)引起的输出误差也较小。

本申请中公开的发明为了解决上述课题大致具有如下构成。

根据本发明的一个方面(观点)，提供一种采样保持电路、串行DAC或放大电路，其具有：一端之间经由第1开关连接且另一端彼此共同连接到基准电压端子的第1电容元件及第2电容元件；和差动电路，上述差动电路具有：差动输入级，差动输入对的第1输入经由第2开关连接到上述第1电容元件的上述一端，第2输入连接到上述第2电容元件的上述一端；和放大级，由输入接收上述差动输入级的输出，输出连接到采样保持电路的输出端子，并且经由第3开关连接到上述差动输入级的上述第1输入。

在本发明中，一个数据期间具有第1期间、第2期间、第3期间，在上述第1期间(采样期间)，使上述第1开关及第3开关断开，使上述第2开关接通，向上述第1电容元件及第2电容元件中的至少一方电容元件的上述一端提供采样电压，在上述第2期间(电荷再分配期间)，上述第2开关及第3开关不改变在上述第1期间的状态，使上述第1开关接通，在上述第1电容元件及第2电容元件之间进行电荷再分配，在上述第3期间(驱动期间)，使上述第1开关及第2开关断开，使上述第3开关接通，差动放大上述第1输入及第2输入的电压的上述差动电路的输出信号输出到上述输出端子。

在本发明中，上述差动输入级具有第1晶体管及第2晶体管，该第1晶体管及第2晶体管的第1端子分别经由电流源连接到第1电源端子，第2端子分别经由负载元件连接到第2电源端子，控制端子构成上述第1输入及第2输入，上述第1晶体管及第2晶体管的第1端子之间具有第4开关。

根据本发明，能够提供一种高精度输出的采样保持电路或串行DAC，即使进行电荷分配的电容的电容值较小，放大器的输入电容(栅极电容)引起的输出误差也较小。

附图说明

图1是表示本发明的一个实施方式的构成的图。

图2是说明图1的动作的图。

图3是表示本发明的一个实施例的构成的图。

图4是说明本发明的一个实施例的动作的图。

图5是表示本发明的一个实施例的构成的图。

图6是表示本发明的第2实施例的构成的图。

图7是说明本发明的第2实施例的动作的图。

图8是表示本发明的第3实施例的构成的图。

图9是说明本发明的第3实施例的动作的图。

图10是表示本发明的第4实施例的构成的图。

图11是表示本发明的第5实施例的构成的图。

图12是说明本发明的第5实施例的动作的图。

图13是表示本发明的第6实施例的构成的图。

图14是表示本发明的第7实施例的构成的图。

图15是表示液晶显示装置的构成的图。

图16是表示专利文献1的构成的图。

具体实施方式

以下参照附图对上述本发明进行详细说明。

参照图1，在本发明的一个方式(mode)中，具有：一端之间(N11、N8)经由第1开关(110)连接的第1电容元件及第2电容元件(C11、C12)；和差动电路。差动电路具有：差动输入级(M1、M2、负载电路)，差动输入对的第1输入经由第2开关(121)连接到上述第1电容元件(C11)的上述一端(N11)，第2输入连接到上述第2电容元件(C12)的上述一端(N8)；和放大级(16)，由输入接收上述差动输入级的输出，输出连接到采样保持电路的输出端子(N9)，并且经由第3开关(122)连接到上述差动输入级的上述第1输入。

在本发明中，具有电压供给电路(17)，向上述第1及第2电容元件(C11、C12)中的至少一方的上述一端提供采样电压。在本发明中也可以是如下构成，具有对上述差动输入级的输出和放大级(16)的输入之间的连接进行接通/断开控制的开关(图5的153)。

在本发明中，第1及第2电容元件(C11、C12)的一端之间(N11、N8)经由上述第1开关(110)连接，另一端彼此共同连接到基准电压端子(N3)。上述差动输入级具有：一端连接到第1电源端子(N1)的第1、第2电流源(M3、M4)；第1MOS晶体管(M1)，栅极构成上述第1输入，经由上述第2开关(121)连接到上述第1电容元件(C11)的上述一端(N11)，并且经由上述第3开关(122)连接到采样保持电路的上述输出端子(N9)，源极连接到上述第1电流源(M3)的另一端；第2MOS晶体管(M2)，栅极构成上述第2输入，连接到上述第2电容元件(C12)的上述一端(N8)，源极连接到上述第2电流源(M4)的另一端，并且经由第4开关(120)连接到上述第1MOS晶体管(M1)的源极；以及负载电路(15)，连接在上述第1MOS晶体管及第2MOS晶体管的漏极和第2电源端子(N2)之间。

在本发明中，接收位数据或与该数据对应的电压并输出输出电压的数据期间具有第1、第2、第3期间，在上述第1期间内，使上述第1、第3、第4开关(110、122、120)断开，使上述第2开关(121)接通，向至少上述第1电容元件(C11)的上述一端(N11)及上述差动输入级的上述第1输入(N7)提供采样电压，在上述第2期间内，上述第2、第3、第4开关(121、122、120)不改变在上述第1期间的状态，使上述第1开关(110)接通，在上述第1及第2电容元件(C11、C12)之间进行电荷再分配，在上述第3期间内，使上述第1及第2开关(110、121)断开，使上述第3及第4开关(122、120)接通，上述差动电路的放大结果输出到上述输出端子。

在本发明中，电压供给电路(17)在电压供给端子和上述第1及第2电容元件(C11、C12)中的至少一方的上述一端之间具有开关。

参照图5，在本发明中，负载电路(15)具有第3及第4MOS晶体管(M5、M6)，源极端子连接到上述第2电源端子(N2)，栅极彼此连接，漏极分别连接到上述第1及第2MOS晶体管(M1、M2)的漏极，上述第3MOS晶体管(M5)的栅极和漏极连接。上述第2及第4MOS晶体管(M2、M6)的漏极的连接点和上述放大级的输入之间连接有第5开关(153)，上述第4MOS晶体管的栅极和漏极之间连接有第6开关(152)。

参照图6，在本发明中，也可以是如下构成，上述电压供给电路具有：在第1电压供给端子(N5)和上述第1及第2电容元件的上述一端(N11、N12)之间具有第7、第8开关(111、117)的第1电压供给电路(17B_1)；和在第2电压供给端子(N6)和上述第1及第2电容元件的上述一端(N11、N12)之间具有第9、第10开关(112、118)的第2电压供给电路(17B_2)。

参照图6，在本发明中，也可以是切换上述差动电路的上述差动输入级的第1输入(反转输入)和第2输入(非反转输入)的构成。即，具有切换第1连接状态和第2连接状态的电路，在第1连接状态下，上述差动电路的上述差动输入级的上述第1输入为反转输入，上述第2输入为非反转输入，在第2连接状态下，上述第2输入为反转输入，上述第1输入作为非反转输入，进一步上述第2输入经由开关(例如图6的123)连接到上述第2电容元件(C12)的上述一端(N12)，上述输出端子(N9)经由开关(124)连接到上述第2输入(N8)。在第2连接状态下，上述差动输入级的上述第1输入是非反转输入，第1输入和上述电容元件(C11)的上述一端(N11)之间的开关(121)接通，上述第1输入和输出端子(N9)之间的开关(122)断开。

参照图8，在本发明中，提供一种串行数字模拟转换电路，其中，具有上述采样保持电路，根据串行输入的数字信号(B1～Bn)的各位数据的值，第1及第2电压(V1、V2)中的一方依次提供到上述第1及第2电容元件中的至少一方的上述一端。接着预定的复位期间，对n位(其中n为预定的正整数)的串行输入的数字信号(B1～Bn)的每一个位数据分配第1期间(采样期间)和第2期间(电荷再分配期间)，在上述第1期间，根据上述数字信号的位数据，二值电压(V1、V2)中的一方提供到上述第1及第2电容元件中的至少一方的上述一端，在上述第2期间，在第1及第2电容元件之间进行电荷再分配，与串行输入的上述数字信号的n个位数据对应地重复n次上述第1及第2期间后，进行上述第3期间(驱动期间)的放大动作。

参照图13，根据本发明，提供一种由本发明的采样保持电路构成的数字模拟转换电路，该采样保持电路具有：参照电压产生电路(图13的210)，产生彼此不同的多个参照电压；解码器(220)，输入上述多个参照电压，根据与各输出分别对应的数字数据，选择输出包括重复在内的第1、第2参照电压(Vin1、Vin2)；以及输出电路(230)，与开关控制信号对应地进行动作，输出电路将上述第1、第2参照电压作为上述第1、第2采样电压而输入。

参照图14，根据本发明，提供一种数字模拟转换电路，其由输出电路(330)构成，输出电路(330)根据第1、第2基准电压(V1、V2)及与各输出分别对应地串行输入的数字数据，与开关控制信号对应地进行动作，上述输出电路由本发明的串行数字模拟转换电路构成。以下参照实施例进行说明。

实施例

(实施例1)

图1是表示本发明的一个实施例的构成的图。具有n沟道MOS晶体管M1和M2、负载电路15、放大级16、采样电压供给电路17、电流源M3和M4、电容C11和C12、开关110、120、121、122。n沟道。MOS晶体管M1和M2、负载电路15、由电流源M3和M4构成的差动级、放大级16、开关120、121、122构成差动电路。

构成差动输入级的n沟道MOS晶体管M1、M2的漏极通过负载电路15连接到电源VDD的电源节点N2，源极分别通过电流源M3、M4连接到低压电源VSS的电源节点N1，栅极连接到节点N7、N8。节点N7、N8和VSS之间的电容Cg1、Cg2表示晶体管M1、M2的栅极寄生电容。

负载电路15的输出输入到放大级16，放大级16的输出连接到输出节点N9。开关122连接在输出节点N9和节点N7之间，开关121的一端连接到节点N7和开关122的连接点，另一端连接到节点N11。电容C11连接在节点N11和节点N3之间。电容C 12连接在节点N8和节点N3之间。开关110连接在节点N8、N11之间。开关120连接在n沟道MOS晶体管M1、M2的源极之间。电流源M3、M4的电流值设定为相等，电容C11、C12的电容值设定为相等。

图2是从开关控制的角度说明图1的动作的图。

在期间t0-t1(采样期间)中，从采样电压供给电路向节点N11、N8的至少一个提供采样电压。

此时，开关121接通(ON)、开关122断开(OFF)，使差动级为对称构造。并且，开关110、120断开。

在时刻t1下，电容C11和Cg1的端子电压为Va，电容C12和Cg2的端子电压为Vb。

电容C11和Cg1的存储电荷为(C11+Cg1)×Va，

电容C12和Cg2的存储电荷为(C12+Cg2)×Vb。

通过断开开关120，即使电压Va、Vb为不同的电位，晶体管M1、M2也均导通，晶体管M1、M2的栅极电容Cg1、Cg2基本保持相等。

在期间t1-t2(电荷分配(电压平均化期间)期间)中，在保持开关120～122的接通/断开的状态下，使开关110接通，分配到电容C11和Cg1及电容C12和Cg2。

这样一来，节点N7(N11)、N8变为电压(Va+Vb)/2。

{(C11+Cg1)×Va+(C12+Cg2)×Vb}/((C11+Cg1)+(C12+Cg2))

＝(C11+Cg1)×(Va+Vb)/{2×(C11+Cg1)}

＝(Va+Vb)/2

并且，电荷分配后，断开开关110。

在期间t2-t3(驱动期间)中，

断开开关121，

若接通开关120、122，则差动电路作为电压跟随器而动作，节点N8的电压(Va+Vb)/2作为输出电压Vout而从输出节点N9输出。此时，开关110保持断开状态。

这样一来，包含差动对的晶体管M1、M2的栅极电容Cg1、Cg2进行电荷分配，因此可抑制图16这样的差动对的晶体管的栅极电容的影响造成的输出误差。其结果是，可减小电容C11、C12，节省面积。

此外，放大级16优选在期间t0-t2内为非激活，在期间t2-t3内为激活。并且，在期间t0-t2内，也可断开差动对的输出(图1中是负载电路15的输出)和放大级16的电连接。

图3是表示图1的采样电压供给电路17的构成的图。采样电压供给电路17具有：向节点N11提供电压Vin1的电路17A_1；和向节点N8提供电压Vin2的电路17A_2。电路17A_1在节点N11和电压供给端子Vin1之间具有开关111，电路17A_2在节点N8和电压供给端子Vin2之间具有开关112。此外，电流源M3、M4的电流值设定得相等。电容C11、C12的电容值设定得相等。

图4是用于说明图3的动作的时序图。在期间t0-t1中(采样期间)，使开关111、112接通，电压Vin1施加到电容C11和Cg1的端子，电压Vin2施加到电容C12和Cg2的端子。此时，开关121接通，开关122断开，使差动对为对称构成。并且，开关120断开，即使Vin1、Vin2是不同的电位，也可使晶体管M1、M2的栅极电容Cg1、Cg2保持大致相等。

期间t1-t2(电荷分配(电压平均化)期间)中，断开开关111、112后，接通开关110，分配到电容C11和Cg1及电容C12和Cg2。这样一来，节点N7(N11)、N8变为电压(Vin1+Vin2)/2。并且，断开开关110。此外，开关120～122保持期间t0-t1的接通/断开的状态。

在期间t2-t3(驱动期间)中，若断开开关121，接通开关120、122，则差动电路作为电压跟随器而动作，节点N8的电压(Vin1+Vin2)/2作为输出电压Vout而从输出节点N9输出。此时，开关110断开，开关111、112保持t1-t2的断开状态。

根据本实施例，进行上述控制，包括差动对的晶体管M1、M2的栅极电容Cg1、Cg2在内进行电荷分配，因此可抑制图16这样的差动对的晶体管的栅极电容的影响造成的输出误差。

其结果是，可减小电容C11、C12，节省面积。此外，放大级16优选在期间t0-t2内为非激活，在期间t2-t3内为激活。

图5是表示图3的负载电路15的一个具体示例的图。具有p沟道MOS晶体管M5、M6，其源极连接到电源节点N2，栅极彼此连接，漏极连接到n沟道MOS晶体管M1、M2的漏极，p沟道MOS晶体管M5的漏极和栅极连接，晶体管M6的漏极和栅极之间连接开关152。并且，晶体管M2的漏极和M6的漏极的连接点与放大级16的输入端子之间连接开关153。

开关152在图4的期间t0-t2内接通，使晶体管M1、M2保持相同的状态，栅极电容Cg1、Cg2相等。

在图4的期间t0-t2内，优选开关153断开，放大级16为非激活。

在图4的期间t2-t3中，开关152、153分别断开、接通，放大级16也激活，将和节点N8的电位对应的电压作为输出电压Vout而输出。

图5的负载电路15表示p沟道MOS晶体管M5、M6构成电流镜的例子，但是也可以由构成差动对的n沟道MOS晶体管M1、M2各自的漏极和电源节点N2之间所连接的电阻性的负载元件对构成。此时，删除开关152。

(实施例2)

图6是表示图5的应用电路的构成的图，以预定的周期切换差动对(M1、M2)的非反转输入/反转输入。在图5中，MOS晶体管M1的栅极是反转输入，MOS晶体管M2的栅极是非反转输入，但在本实施例中，以预定周期对其进行切换。

参照图6，具有：开关124，连接在输出节点N9和MOS晶体管M2的栅极(节点N8)之间；开关123，连接在MOS晶体管M2的栅极和电容C12的一端(节点N2)之间；开关111，连接在电容C11的一端(节点N11)和节点N5之间；开关117，连接在电容C12的一端(节点N12)和节点N5之间；开关118，连接在电容C11的一端(节点N11)和节点N6之间；开关112，连接在电容C12的一端(节点N12)和节点N6之间。

负载电路(15)具有MOS晶体管M5、M6，其源极连接到电源节点N2，栅极彼此连接，漏极分别连接到MOS晶体管M1、M2的漏极，MOS晶体管M5的栅极和漏极之间连接开关151，MOS晶体管M6的栅极和漏极之间连接开关152。进一步，在MOS晶体管M2、M6的漏极的连接点和放大级(16)的输入端子之间连接开关153，在MOS晶体管M1、M5的漏极的连接点和放大级(16)的输入端子之间连接开关154。此外，和图5同样，在输出节点N9和MOS晶体管M1的栅极之间连接开关122，在MOS晶体管M1的栅极和电容C11的一端之间连接开关121。根据上述构成，差动对(M1、M2)的特性波动、电容C11、C12的电容波动被时间平均化，可减小输出偏移。

图7是图6的各开关控制的时序图。在第1数据期间(Tdp1)中，与图3的电路下的图4的开关控制等效。即，晶体管M2的栅极(节点N8)变为非反转输入端，将分配到电容(C12+Cg2)的电荷产生的电位作为输出电压Vout而输出。

具体而言，参照图7，在第1数据期间(Tdp1)的期间t0-t1(采样期间)，使开关121、111、112、151、152、123接通，使开关110、122、120、117、118、153、154、124断开，差动级为对称结构，电压Vin1施加到电容C11和Cg1的端子，电压Vin2施加到电容C12和Cg2的端子。

在期间t1-t2(电荷分配(电压平均化)期间)，使开关111、112断开、使开关121、151、152、123接通，使开关122、120、117、118、153、154、124断开，使开关110接通，分配到电容C11和Cg1及电容C12和Cg2。由此，节点N7(N11)、节点N8(N12)成为电压(Vin1+Vin2)/2。

在期间t2-t3(驱动期间)，使开关110、121、111、112、117、118、152、154、124断开，使开关122、120、151、153、123接通，此时差动电路作为电流跟随器而动作，节点N8(N12)的电压(Vin1+Vin2)/2作为输出电压Vout而从输出节点N9输出。

在第2数据期间(Tdp2)中，晶体管M1的栅极(节点N7)变为非反转输入端，将分配到电容(C11+Cg1)的电荷产生的电位作为输出电压Vout而输出。

具体而言，参照图7，在第2数据期间(Tdp2)的期间t0-t1(采样期间)，使开关121、117、118、151、152、123接通，使开关110、122、120、111、112、153、154、124断开，差动级为对称结构，电压Vin2施加到电容C11和Cg1的端子，电压Vin1施加到电容C12和Cg2的端子。

在期间t1-t2(电荷分配(电压平均化)期间)，使开关117、118断开、使开关121、151、152、123接通，使开关122、120、111、112、153、154、124断开，使开关110接通，分配到电容C11和Cg1及电容C12和Cg2。由此，节点N7(N11)、节点N8(N12)成为电压(Vin1+Vin2)/2。

在期间t2-t3(驱动期间)，使开关110、122、111、112、117、118、151、153、123断开，使开关121、120、152、154、124接通，此时差动电路作为电流跟随器而动作，节点N7(N11)的电压(Vin1+Vin2)/2作为输出电压Vout而从输出节点N9输出。

通过以预定周期切换第1数据期间(Tdp1)和第2数据期间(Tdp2)，差动对(M1、M2)的特性波动、电容C11、C12的电容波动等被时间平均化，可有效减小输出偏移。

(实施例3)

图8是表示本发明的第3实施例的构成的图。本实施例中，采样电压供给电路17C根据在采样期间串行输入的数字信号的位数据，控制开关113、114的接通/断开。具有节点N4和节点N11之间的开关114、节点N11和节点N3之间的开关113。电流源M3、M4的电流值设定得彼此相等，电容C11、C12的电容值设定得彼此相等。采样电压供给电路17C也可以是与节点N8连接的构成。

图9是从开关控制的角度说明图8的动作的图。期间T0-T2是数据采样期间，开关121接通，开关120、122断开。

在期间T0-T2(复位期间)中，使开关110、113接通，114断开，将电容C11、C12、Cg1、Cg2复位为电压V1。

期间T1(＝t1a)到T2(＝t(n+1)a)为止，根据位数据依次进行采样。在期间T1-T2，对串行输入的n位(其中n为预定的正整数)的数字信号(B1～Bn)的每一个位数据分配第1期间(采样期间)和第2期间(电荷再分配期间)，将与第X位数据对应的上述第1期间设为期间tXa-tXb，将上述第2期间设为期间tXb-t(X+1)a，与串行输入的上述数字信号的n个位数据对应地，上述第1及第2期间(期间tXa-t(X+1)a)从X＝1到n为止重复n次。

在期间tXa-t(X+1)a中，当位数据B_X＝0时，开关114断开，开关113接通，将与节点N11连接的电容C11和Cg1电荷存储到电压V1。

当位数据B_X＝1时，开关114接通，开关113断开，将与节点N11连接的电容C11和Cg1电荷存储到电压V2。

开关110在时刻tXa前到时刻tXb之后为止断开，时刻tXb之后到t(X+1)a之前为止接通，在期间tXb-t(X+1)a中，使电容C11和栅极电容Cg1与电容C12和栅极电容Cg2连接，进行各电容中存储的电荷的再分配(平均化)。

这样一来，在时刻T2，根据n位的数据，将电压V1、V2以2的n次方个(2^n，^是幂乘)平均分割而得到的的各电压电平(所对应的电荷)存储到与节点N8连接的电容C12和栅极电容Cg2中。

在期间T2-T3(驱动期间)中，若断开开关121，接通开关120、122，则通过差动电路的电压跟随动作，节点N8的电压作为输出电压Vout而从输出节点N9输出。此时，开关110、113、114为断开状态。这样一来，包括差动对的晶体管M1、M2的栅极电容Cg1、Cg2在内进行电荷分配，因此可抑制现有技术中的差动对的晶体管的栅极电容的影响造成的输出误差。其结果是，可减小电容C11、C12的尺寸，节省面积。

(实施例4)

图10是表示本发明的第4实施例的构成的图，是表示图8的负载电路15的一个具体示例的图。负载电路15以外的构成和图8相同。

参照图10，负载电路15具有p沟道MOS晶体管M5、M6，其连接在n沟道MOS晶体管M1、M2的漏极和电源VDD之间，栅极彼此连接，p沟道MOS晶体管M5的漏极和栅极连接，p沟道MOS晶体管M6的漏极和栅极之间连接开关152。开关152在图9的期间T0-T2中接通，将晶体管M1、M2保持相同的状态，使栅极电容Cg1、Cg2相等。

在期间T0-T2中，优选开关153断开，放大级16非激活。在期间T2-T3中，若开关152、153分别断开、接通，放大级16也激活，则和节点N8的电位对应的电压作为输出电压Vout而从输出节点N9输出。

(实施例5)

图11是表示本发明的第5实施例的构成的图，是表示图10的应用电路的图。参照图11，以预定周期切换差动对(M1、M2)的非反转输入/反转输入。具有向节点N11提供电压V1或V2的电路17C_1及向节点N12提供电压V1或V2的电路17C_2。电路17C_1在节点N11和电压供给节点N4之间具有开关114，在节点N11和电压供给节点N3之间具有开关113，电路17C_2在节点N12和电压供给节点N4之间具有开关116，在节点N12和电压供给节点N3之间具有开关115。进一步，在晶体管M5的栅极和漏极之间具有开关151，在晶体管M6的栅极和漏极之间具有开关152，在晶体管M6的漏极和放大级16的输入之间具有开关153，在晶体管M5的漏极和放大级16的输入之间具有开关154，在节点N9和节点N8之间具有开关124，在节点N8和节点N12之间具有开关123。

图12是图11的各开关控制的时序图。在第1数据期间(Tdp1)中，与图8的电路在图9的开关控制等效。即，晶体管M2的栅极(节点N8)变为非反转输入端，将分配到电容(C12+Cg2)的电荷产生的电位作为输出电压Vout而从输出节点N9输出。

具体而言，参照图12，第1数据期间(Tdp1)由数据采样期间T0-T2和驱动期间T2-T3构成。

在期间T0-T2(数据采样期间)，开关121、123、151、152接通，开关115、116、120、122、124、153、154断开。

在期间T0-T1(复位期间)，使开关110、113接通，使开关114断开，将电容C11、C12、Cg1、Cg2复位为电压V1。

在期间T1-T2中，按照n位的每一位数据分别设置有期间tXa-tXb和期间tXb-t(X+1)a(其中X为1、2、…、n)。

在与第X位数据Bx对应的期间tXa-t(X+1)a，在位数据Bx＝0时，开关114断开，开关113接通，与节点N11连接的电容C11和Cg1存储电荷至电压V1。另一方面，在位数据Bx＝1时，开关114接通，开关113断开，与节点N11连接的电容C11和Cg1存储电荷至电压V2。

开关110在期间tXa-tXb中断开，在期间tXb-t(X+1)a中接通，在期间tXb-t(X+1)a，电容C11和栅极电容Cg1与电容C12和栅极电容Cg2连接，各电容再分配(平均化)所存储的电荷。

从位数据B1到Bn为止重复n次期间tXa-t(X+1)a之后的时刻T2(＝t(n+1)a)，与n位的数据对应地将电压V1、V2以2的n次方个(2^n，^是幂乘)平均分割而得到的各电压电平(所对应的电荷)存储到与节点N8(N12)连接的电容C12和栅极电容Cg2中。

在期间T2-T3(驱动期间)，开关113、114、115、116、110、121、124、152、154断开，开关120、122、151、153接通，通过差动电路的电压跟随动作，节点N8的电压作为输出电压Vout而从输出节点N9输出。

在第2数据期间(Tdp2)中，晶体管M1的栅极(节点N7)变为非反转输入，将分配到电容(C11+Cg1)的电荷产生的电位作为输出电压Vout而从输出节点N9输出。

具体而言，参照图12，第2数据期间(Tdp2)由数据采样期间T0-T2和驱动期间T2-T3构成。

在期间T0-T2(数据采样期间)，开关121、123、151、152接通，开关113、114、120、122、124、153、154断开。

在期间T0-T1(复位期间)，使开关110、115接通，使开关116断开，将电容C11、C12、Cg1、Cg2复位为电压V1。

在期间T1-T2中，在与第X位数据Bx对应的期间tXa-t(X+1)a，在位数据Bx＝0时，开关116断开，开关115接通，与节点N12连接的电容C12和Cg2存储电荷至电压V1。另一方面，在位数据Bx＝1时，开关116接通，开关115断开，与节点N12连接的电容C12和Cg2存储电荷至电压V2。

开关110在期间tXa-tXb中断开，在期间tXb-t(X+1)a中接通，在期间tXb-t(X+1)a，电容C12和栅极电容Cg2与电容C11和栅极电容Cg1连接，各电容再分配(平均化)所存储的电荷。

从位数据B1到Bn为止重复n次期间tXa-t(X+1)a之后的时刻T2(＝t(n+1)a)，与n位的数据对应地将电压V1、V2以2的n次方个(2^n，^是幂乘)平均分割而得到的各电压电平(所对应的电荷)存储到与节点N7(N11)连接的电容C11和栅极电容Cg1中。

在期间T2-T3(驱动期间)，开关113、114、115、116、110、121、124、152、154断开，开关120、122、151、153接通，通过差动电路的电压跟随动作，节点N7的电压作为输出电压Vout而从输出节点N9输出。

通过以预定的周期切换第1数据期间(Tdp1)和第2数据期间(Tdp2)，差动对(M1、M2)的特性波动、电容C11、C12的电容波动等被时间平均化，可有效地减小输出偏移。

(实施例6)

图13是表示本发明的第6实施例的构成的图，是表示多输出DAC的构成示例的图。参照图13，本实施例的多输出DAC具有：根据基准电压V1、V2产生参照电压Vr1、Vr2、...、VrS的参照电压产生电路210；解码器220，输入各参照电压，根据与各输出对应的数字数据B1～Bn，选择输出包括重复在内的两个参照电压(Vin1、Vin2)；输出电路230，输入两个参照电压(Vin1、Vin2)，根据开关控制信号进行动作。在本实施例中，输出电路230由上述图3、图5、图6的任意一个构成。

(实施例7)

图14是表示本发明的第7实施例的构成的图，是表示多输出DAC的其他构成示例的图。参照图14，本实施例的多输出DAC由输出电路330构成，该输出电路330根据基准电压V1、V2及与各输出分别对应地串行输入的数字数据B1～Bn，与开关控制信号对应地动作，输出电路330由图8、图10、图11的任意一个构成。

此外，在上述实施例中，作为差动对以n沟道MOS差动对M1、M2为例进行了说明，当然也可反转图1的电路的晶体管的极性，由p沟道MOS晶体管构成。

此外，上述专利文献的公开内容引用到本说明书中。在本发明的全部公开内容(包括权利要求的范围)的范围内，可进一步根据其基本技术思想进行实施方式及实施例的变更、调整。并且，在本发明的权利要求范围内，可进行各种公开要素的多种组合及选择。即，本发明当然包括包含权利要求范围在内的所有公开内容及本领域技术人员可根据其技术思想获得的各种变形、修改。

Claims (25)

1.一种采样保持电路，

具有：第1电容元件及第2电容元件，在该第1电容元件及第2电容元件中的至少一方的第1端子上输入有采样电压，该第1电容元件及第2电容元件的第2端子彼此共同连接到基准电压端子；

第1开关，连接在上述第1电容元件及第2电容元件的上述第1端子之间；以及

差动电路，

上述差动电路包括具有第1输入、第2输入的差动输入级，上述差动输入级的上述第2输入连接到上述第2电容元件的上述第1端子，

上述差动电路还包括：

第2开关，连接在上述差动输入级的第1输入和上述第1电容元件的上述第1端子之间；

放大级，由输入接收上述差动输入级的输出，输出连接到采样保持电路的输出端子；以及

第3开关，连接在上述差动输入级的上述第1输入和上述放大级的输出之间。

2.根据权利要求1所述的采样保持电路，其中，

一个数据期间具有第1期间、第2期间、第3期间，

在上述第1期间，使上述第1开关及第3开关断开，使上述第2开关接通，向上述第1电容元件及第2电容元件中的至少一方的上述第1端子提供上述采样电压，

在上述第2期间，使上述第2开关接通，使上述第3开关断开，使上述第1开关接通，在上述第1电容元件及第2电容元件之间进行电荷再分配，

在上述第3期间，使上述第1开关及第2开关断开，使上述第3开关接通，差动放大上述第1输入及第2输入的电压的上述差动电路的输出信号输出到上述输出端子。

3.根据权利要求1所述的采样保持电路，其中，

上述差动输入级具有：

第1电流源及第2电流源，该第1电流源及第2电流源的第1端子连接到第1电源端子；

第1MOS晶体管，栅极端子构成上述第1输入，经由上述第2开关连接到上述第1电容元件的上述第1端子，并且经由上述第3开关连接到采样保持电路的上述输出端子，源极端子连接到上述第1电流源的第2端子；

第2MOS晶体管，栅极端子构成上述第2输入，连接到上述第2电容元件的上述第1端子，源极端子连接到上述第2电流源的第2端子，并且经由第4开关连接到上述第1MOS晶体管的源极；以及

负载电路，连接在上述第1MOS晶体管及第2MOS晶体管的漏极端子和第2电源端子之间。

4.根据权利要求3所述的采样保持电路，其中，

一个数据期间具有第1期间、第2期间、第3期间，

在上述第1期间，使上述第1开关、第3开关、第4开关断开，使上述第2开关接通，向至少上述第1电容元件的上述第1端子及上述差动输入级的上述第1输入提供上述采样电压，

在上述第2期间，使上述第2开关接通，使上述第3开关断开，使上述第4开关断开，使上述第1开关接通，在上述第1电容元件及第2电容元件之间进行电荷再分配，

在上述第3期间，使上述第1开关及第2开关断开，使上述第3开关及第4开关接通，上述差动电路的放大结果输出到上述输出端子。

5.根据权利要求1所述的采样保持电路，其中，

具有对上述差动输入级的输出和上述放大级的输入之间的连接进行接通/断开控制的第5开关。

6.根据权利要求3所述的采样保持电路，其中，

具有向上述第1电容元件及第2电容元件中的至少一方的上述第1端子提供上述采样电压的电压供给电路。

7.根据权利要求6所述的采样保持电路，其中，

上述电压供给电路在电压供给端子与上述第1电容元件及第2电容元件中的至少一方的上述第1端子之间具有开关。

8.根据权利要求7所述的采样保持电路，其中，

上述负载电路具有：第3MOS晶体管，源极端子连接到上述第2电源端子，漏极端子连接到上述第1MOS晶体管的漏极端子；和

第4MOS晶体管，源极端子连接到上述第2电源端子，漏极端子连接到上述第2MOS晶体管的漏极端子，

上述第3MOS晶体管的栅极端子和漏极端子连接，

在上述第2MOS晶体管及第4MOS晶体管的漏极端子的连接点与上述放大级的输入之间连接有第5开关，

在上述第4MOS晶体管的栅极端子与漏极端子之间连接有第6开关。

9.根据权利要求8所述的采样保持电路，其中，

一个数据期间具有第1期间、第2期间、第3期间，

在上述第1期间，使上述电压供给电路内的上述开关接通，使上述第1开关、第3开关、第4开关、第5开关断开，使上述第6开关接通，使上述第2开关接通，向至少上述第1电容元件的上述第1端子及上述差动输入级的上述第1输入提供上述采样电压，

在上述第2期间，使上述电压供给电路内的上述开关断开，使上述第3开关、第4开关、第5开关断开，使上述第2开关、第6开关接通，使上述第1开关接通，在上述第1电容元件及第2电容元件之间进行电荷再分配，

在上述第3期间，使上述电压供给电路内的开关断开，使上述第1开关、第2开关、第6开关断开，使上述第3开关、第4开关、第5开关接通，上述差动电路的放大结果输出到上述输出端子。

10.根据权利要求6所述的采样保持电路，其中，

上述电压供给电路包括：第1电压供给电路，具有在提供有第1采样电压的第1电压供给端子与上述第1电容元件的上述第1端子之间连接的第7开关；和

第2电压供给电路，具有在提供有第2采样电压的第2电压供给端子与上述第2电容元件的上述第1端子之间连接的第8开关，

上述第7开关及第8开关被共同控制接通/断开。

11.根据权利要求1所述的采样保持电路，其中，

上述差动电路具有切换第1连接状态和第2连接状态的电路，在上述第1连接状态下，上述差动输入级的上述第1输入为反转输入，上述第2输入为非反转输入，在上述第2连接状态下，上述第2输入为反转输入，上述第1输入为非反转输入，

上述输出端子经由第5开关连接到上述差动输入级的上述第2输入，上述差动输入级的上述第2输入经由第6开关连接到上述第2电容元件的上述第1端子。

12.根据权利要求6所述的采样保持电路，其中，

上述电压供给电路具有第1电压供给电路和第2电压供给电路，

上述第1电压供给电路具有：

第7开关，连接在第1电压供给端子和上述第1电容元件的上述第1端子之间；和

第8开关，连接在上述第1电压供给端子和上述第2电容元件的上述第1端子之间，

上述第2电压供给电路具有：

第9开关，连接在上述第2电压供给端子和上述第2电容元件的上述第1端子之间；和

第10开关，连接在上述第2电压供给端子和上述第1电容元件的上述第1端子之间，

上述第7开关、第9开关被共同控制接通/断开，上述第8开关、第10开关被共同控制接通/断开。

13.根据权利要求12所述的采样保持电路，其中，

上述负载电路具有第3MOS晶体管及第4MOS晶体管，该第3MOS晶体管及第4MOS晶体管的源极端子连接到上述第2电源端子，栅极端子彼此连接，漏极端子分别连接到上述第1MOS晶体管、第2MOS晶体管的漏极端子，

上述第3MOS晶体管的栅极端子和漏极端子之间连接有第11开关，

上述第4MOS晶体管的栅极端子和漏极端子之间连接有第12开关，

上述第2MOS晶体管及第4MOS晶体管的漏极端子的连接点和上述放大级的输入端子之间连接有第13开关，

上述第1MOS晶体管及第3MOS晶体管的漏极端子的连接点和上述放大级的输入端子之间连接有第14开关，

上述输出端子和上述第2MOS晶体管的栅极端子之间连接有第15开关，

上述第2MOS晶体管的栅极端子和上述第2电容元件的上述第1端子之间连接有第16开关。

14.根据权利要求13所述的采样保持电路，其中，

一个数据期间具有第1期间、第2期间、第3期间，

在第1数据期间，

在上述第1期间，使上述第2开关、第7开关、第9开关、第11开关、第12开关、第16开关接通，使上述第1开关、第3开关、第4开关、第8开关、第10开关、第13至第15开关断开，向上述第1电容元件的上述第1端子及上述差动输入级的上述第1输入提供上述第1电压供给端子的第1采样电压，向上述第2电容元件的上述第1端子及上述差动输入级的上述第2输入提供上述第2电压供给端子的第2采样电压，

在之后的上述第2期间，使第7开关、第9开关断开，使上述第2开关、第11开关、第12开关、第16开关接通，使上述第3开关、第4开关、第8开关、第10开关、第13开关、第14开关、第15开关断开，使上述第1开关接通，在上述第1电容元件及第2电容元件之间进行电荷再分配，

在之后的上述第3期间，使上述第1开关、第2开关、第7至第10开关、第12开关、第14开关、第15开关断开，使上述第3开关、第4开关、第11开关、第13开关、第16开关接通，上述差动电路的放大结果输出到上述输出端子，

在第2数据期间，

在上述第1期间，使上述第2开关、第8开关、第10开关、第11开关、第12开关、第16开关接通，使上述第1开关、第3开关、第4开关、第7开关、第9开关、第13开关、第14开关、第15开关断开，向上述第1电容元件的上述第1端子及上述差动输入级的上述第1输入提供上述第2电压供给端子的第2采样电压，向上述第2电容元件的上述第1端子及上述差动输入级的上述第2输入提供上述第1电压供给端子的上述第1采样电压，

在之后的上述第2期间，使第8开关、第10开关断开，使上述第2开关、第11开关、第12开关、第16开关接通，使上述第3开关、第4开关、第7开关、第9开关、第13开关、第14开关、第15开关断开，使上述第1开关接通，在上述第1电容元件及第2电容元件之间进行电荷再分配，

在之后的上述第3期间，使上述第1开关、第3开关、第7至第11开关、第13开关、第16开关断开，使上述第2开关、第4开关、第12开关、第14开关、第15开关接通，上述差动电路的放大结果输出到上述输出端子。

15.根据权利要求6所述的采样保持电路，其中，

上述电压供给电路具有：第17开关，连接在第1电压供给端子和上述第1电容元件及第2电容元件中的至少一方的上述第1端子之间；和

第18开关，连接在第2电压供给端子和上述第1电容元件及第2电容元件中的上述一方的上述第1端子之间，

上述第17开关及第18开关根据输入数字信号的各位数据互补地接通/断开。

16.根据权利要求6所述的采样保持电路，其中，

上述电压供给电路具有第1电压供给电路和第2电压供给电路，

上述第1电压供给电路具有：第17开关，连接在第1电压供给端子和上述第1电容元件的上述第1端子之间；和第18开关，连接在第2电压供给端子和上述第1电容元件的上述第1端子之间，

上述第2电压供给电路具有：第19开关，连接在上述第1电压供给端子和上述第2电容元件的上述第1端子之间；和第20开关，连接在上述第2电压供给端子和上述第2电容元件的上述第1端子之间，

上述第17开关、第18开关根据输入数字信号的各位数据互补地接通/断开，上述第19开关、第20开关根据输入数字信号的各位数据互补地接通/断开。

17.一种数字模拟转换电路，

具有权利要求1所述的采样保持电路，

与串行输入的数字信号的各位数据的值对应的二值电压中的一方作为上述采样电压而依次提供到上述第1电容元件及第2电容元件中至少一方的上述第1端子。

18.一种数字模拟转换电路，

具有权利要求2所述的采样保持电路，

接着预定的复位期间，对n位的串行输入数字信号的每一位数据分配上述第1期间和上述第2期间，其中n为预定的正整数，

在上述第1期间，与上述数字信号的每一位数据对应的二值电压中的一方作为上述采样电压而提供到上述第1电容元件及第2电容元件中至少一方的上述第1端子，在上述第2期间，在上述第1电容元件及第2电容元件之间进行电荷再分配，

与串行输入的上述数字信号的n个位数据对应地重复n次上述第1期间及第2期间后，进行上述第3期间的放大动作。

19.一种数字模拟转换电路，

具有：参照电压产生电路，产生彼此不同的多个参照电压；

解码器，输入上述多个参照电压，根据与各输出分别对应的数字数据，选择输出第1参照电压及第2参照电压；以及

输出电路，与开关控制信号对应地进行动作，

上述输出电路包括将上述第1参照电压及第2参照电压作为上述第1采样电压及第2采样电压而输入的权利要求10所述的采样保持电路。

20.一种数字模拟转换电路，

具有输出电路，该输出电路根据第1基准电压、第2基准电压及与各输出分别对应地串行输入的数字数据，与开关控制信号对应地进行动作，

上述输出电路由上述第1基准电压、第2基准电压提供到上述第1电压供给端子、第2电压供给端子的权利要求15所述的采样保持电路构成。

21.一种显示装置，具有权利要求20所述的数字模拟转换电路作为数据驱动器。

22.一种放大电路，

具有：第1电容元件及第2电容元件，在该第1电容元件及第2电容元件中的至少一方的第1端子上输入有信号电压，该第1电容元件及第2电容元件的第2端子彼此共同连接到基准电压端子；

第1开关，连接在上述第1电容元件及第2电容元件的上述第1端子之间；以及

差动电路，

上述差动电路包括具有第1输入、第2输入的差动输入级，上述差动输入级的上述第2输入连接到上述第2电容元件的上述第1端子，

上述差动电路还包括：

第2开关，连接在上述差动输入级的上述第1输入和上述第1电容元件的上述第1端子之间；

放大级，由输入接收上述差动输入级的输出，输出连接到放大电路的输出端子；以及

第3开关，连接在上述差动输入级的上述第1输入和上述放大级的输出之间。

23.根据权利要求22所述的放大电路，其中，

上述差动输入级具有：

第1电流源及第2电流源，该第1电流源及第2电流源的一端连接到上述第1电源端子；

第1MOS晶体管，栅极端子构成上述第1输入，经由上述第2开关连接到上述第1电容元件的上述第1端子，并且经由上述第3开关连接到采样保持电路的上述输出端子，源极端子连接到上述第1电流源的另一端；

第2MOS晶体管，栅极端子构成上述第2输入，连接到上述第2电容元件的上述第1端子，源极端子连接到上述第2电流源的另一端，并且经由第4开关连接到上述第1MOS晶体管的源极；以及

负载电路，连接在上述第1MOS晶体管及第2MOS晶体管的漏极端子和第2电源端子之间。

24.根据权利要求22所述的放大电路，其中，

具有对上述差动输入级的输出和上述放大级的输入之间的连接进行接通/断开控制的开关。

25.根据权利要求22所述的放大电路，其中，

上述差动电路具有切换第1连接状态和第2连接状态的电路，在上述第1连接状态下，上述差动输入级的上述第1输入为反转输入，上述第2输入为非反转输入，在上述第2连接状态下，上述第2输入为反转输入，上述第1输入为非反转输入，

上述差动输入级的上述第2输入经由第5开关连接到上述第2电容元件的上述第1端子，上述输出端子经由第6开关连接到上述差动输入级的上述第2输入。

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