CN113037284A - 一种高速adc中比较器偏移量的校准装置及方法 - Google Patents
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Abstract
本发明公开了一种高速ADC中比较器偏移量的校准装置及方法，包括offset校准模块、电容阵列、传输门、比较器latch、前置放大电路和校准失调接通电路；校准失调接通电路与比较器的第一输入端连接；传输门与比较器的第二输入端连接；前置放大电路用于放大第一输入端输入信号与第二输入端输入信号的差值信号；电容阵列与前置放大电路的输出端连接；比较器latc用于将放大信号和电容阵列输出的信号进行比较输出以获取输出结果；Offset校准模块用于根据输出结果和差分SAR逻辑控制程序控制电容阵列中每位电容的接入方式。本发明在提高高速ADC速度的同时，降低比较器的偏移量。
Description
技术领域
本发明涉及比较器偏移量校准技术领域，特别是涉及一种高速ADC中比较器偏移量的校准装置及方法。
背景技术
在当今的高速ADC中，由于考虑到功耗和面积，越来越多的高速ADC都没有像传统高速ADC一样采用专门的采样保持电路(SHA)，因此比较器偏移的可用冗余变小。又因为考虑到高速ADC的速度，所以需要将比较器的输入晶体管尺寸做到足够小以此来减小寄生提高速度，一般采用对应工艺的最小尺寸，而晶体管尺寸越小，失配越大，这样会造成比较器输入偏移量非常大。
发明内容
本发明的目的是提供一种高速ADC中比较器偏移量的校准装置及方法，在提高高速ADC速度的同时，降低比较器的偏移量。
为实现上述目的，本发明提供了如下方案：
一种高速ADC中比较器偏移量的校准装置，包括offset校准模块和电容阵列；所述电容阵列包括多位电容，且每位电容都是用pmos管来构造的；所述offset校准模块内置差分SAR逻辑控制程序；
所述高速ADC中的比较器包括传输门、比较器latch、前置放大电路和校准失调接通电路；所述校准失调接通电路的输出端与所述比较器的第一输入端连接；所述传输门的输出端与所述比较器的第二输入端连接；其中，所述比较器latc的输出端为所述比较器的输出端；
所述前置放大电路用于放大差值信号以得到放大信号；所述差值信号为所述第一输入端输入的信号与所述第二输入端输入的信号的差值；
所述电容阵列与所述前置放大电路的输出端连接；所述比较器latc用于将所述前置放大电路输出的放大信号和所述电容阵列输出的信号进行比较输出，以获取所述比较器的输出结果；
所述Offset校准模块用于根据所述输出结果和所述差分SAR逻辑控制程序，控制所述电容阵列中每位电容的接入方式。
可选的，一个所述电容的一端为pmos管的源极、漏极以及衬体共同的连接端，一个所述电容的一端为pmos管的栅极。
可选的，所述电容阵列为二进制加权负载电容阵列。
可选的，所述电容阵列为4位二进制加权负载电容阵列。
可选的，所述校准失调接通电路用于将所述比较器的第一输入端短接。
可选的，所述比较器的第一输入端还与采样电容的一端连接；所述采样电路的另一端与差分信号连接。
可选的，所述传输门的输入端与基准电压连接。
可选的，所述高速ADC为高速pipelineADC；所述比较器为于动态比较器。
一种高速ADC中比较器偏移量的校准方法，包括：
建立一个电容阵列；所述电容阵列包括多位电容，且每位电容都是用pmos管来构造的；
将所述电容阵列的输出端连接至比较器的前置放大电路的输出端；
建立offset校准模块；所述offset校准模块内置差分SAR逻辑控制程序；
校准时，采用所述offset校准模块确定所述电容阵列中每位电容的接入方式，以确定所述比较器的时序控制。
根据本发明提供的具体实施例，本发明公开了以下技术效果：
为了恢复比较器第一阶段输入晶体管的不匹配和非理想冗余范围，需要采用偏移校准电路来校正比较器的偏移误差。本发明提供了一种高速ADC中比较器偏移量的校准装置及方法。本发明考虑到高速ADC的速度，所以需要将比较器的输入晶体管尺寸做到足够小，这样才可以获得很小的输入寄生来提高速度，但是会造成每个比较器的偏移量非常大，因此在每一个前置放大比较器的输出端放置有一个4位二进制加权负载电容阵列，该电容阵列采用的是pmos晶体管直接构成的电容，通过校准SAR逻辑改变它们的等效偏移量。显然，本发明在提高高速ADC速度的同时，降低比较器的偏移量。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明高速ADC中比较器偏移量的校准装置的结构示意图；
图2为本发明电容阵列电路图；
图3为本发明比较器输入vin端加入一个5mv的失调电压所得出来的结果仿真图；
图4为本发明比较器输入端vip加入一个10mv的失调电压所得出的结果仿真图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明的目的是提供一种高速ADC中比较器偏移量的校准装置及方法，在提高高速ADC速度的同时，降低比较器的偏移量。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
实施例一
本实施例提供的一种高速ADC中比较器偏移量的校准装置，本实施例所述的高速ADC为高速pipelineADC，所述的比较器属于动态比较器，此动态比较器速度相对静态比较器要快很多。在高速ADC中，由于对速度要求很高，所以整个比较器的晶体管尺寸非常小。比较器的输入端(管MN1和管MN2)都是用的对应工艺最小尺寸，因此会造成输入端有非常大的失调电压存在。在这种高速ADC中使用的动态比较器对于失调电压的存储并不能像一般ADC中存储失调电压方法一样(在前置放大电路串入相应的失调存储电容即可)，电容的大小、电容的使用方式会变得非常关键，很容易就会影响整个高速ADC的速度。在图1的高速ADC比较器中，是无法使用过去简单方式来存储输入失调电压的。其中，单元晶体管的电容在400到800af左右。
本实施例所述比较器的工作原理为：差分信号通过开关S1，开关S2接入进来以对输入采样电容C1进行充电，在这个过程中，信号phile给高电平，MOS管MN4、MOS管MN5、MOS管MN6全部接通。当采样完毕，开关S1、开关S2断开，停止采样，MOS管MN4、MOS管MN5、MOS管MN6也全部断开。接下来由信号phi22和信号phi22b控制的传输门接通，基准电压接入与预先由采样电容C1所充的输入信号的值进行比较相减，此时前置放大电路将输入两端的差值信号进行放大到比较器latch的输入端，然后快速比较输出最终结果。
根据高速ADC比较器的特点，正好可以利用它的相关时序逻辑，通过电容的适当使用和适当组合来存储失调电压，而不会影响速度以及整个电路的结构。其校准装置如图1所示，包括：offset校准模块和电容阵列。
所述电容阵列包括多位电容，且每位电容都是用pmos管来构造的；所述offset校准模块内置差分SAR逻辑控制程序。
所述高速ADC中的比较器包括传输门、比较器latch、前置放大电路和校准失调接通电路；所述校准失调接通电路的输出端与所述比较器的第一输入端连接；所述传输门的输出端与所述比较器的第二输入端连接；其中，所述比较器latc的输出端为所述比较器的输出端。
所述前置放大电路用于放大差值信号以得到放大信号；所述差值信号为所述第一输入端输入的信号与所述第二输入端输入的信号的差值。
所述电容阵列与所述前置放大电路的输出端连接；所述比较器latc用于将所述前置放大电路输出的放大信号和所述电容阵列输出的信号进行比较输出，以获取所述比较器的输出结果。
所述Offset校准模块用于根据输出结果，通过差分SAR逻辑控制程序控制所述电容阵列中每位电容的接入方式。
优选地，所述电容阵列为二进制加权负载电容阵列。
进一步地，所述电容阵列为4位二进制加权负载电容阵列，即所述电容阵列包括四个电容，且每个电容均相同；其中，一个所述电容的一端为pmos管的源极、漏极以及衬体共同的连接端，一个所述电容的一端pmos管的栅极。
优选地，所述比较器的第一输入端还与采样电容的一端连接；所述采样电路的另一端与差分信号连接。所述传输门的一端与所述比较器的第二输出端连接，所述传输门的另一端与基准电压连接
根据高速ADC比较器的特点，正好可以利用它的相关时序逻辑，通过电容的适当使用和适当组合来存储失调电压，而不会影响速度以及整个电路的结构。本实施例提供的高速ADC中比较器偏移量的校准方法具体如下：
步骤一：建立一个电容阵列。考虑到比较器的速度，所以电容值的选取不能随意，要非常的小，一般单个电容值在400-800af之间，但是在一般的工艺中，电容的单位值最小的都达不到本实施例所需要的数值，因此本实施例需要通过pmos管来构造单位电容，其电路图如图2所示。将pmos管的源极、漏极以及衬体连接起来作为单个电容的一端，pmos的栅极作为单个电容的另一端，这样通过调节pmos的管子尺寸就可以得到本实施例所需的单位电容值。图2是4位电容构造的电容阵列，如果需要校准的更精确，容纳的失调电压范围更广，可以多加几位电容，每一位的电容取值都是按照二进制原理递进。
步骤二：将电容阵列的输出端连接至前置放大电路的输出点(A、B两点)，如图1所示。根据前置放大电路的特点，A，B两点的电压在放大信号phi2高电平来临后最终会被拉到地，也就是此前置放大电路只在放大信号phi2高电平来临的瞬间产生一个强大的放大作用，正是利用了这种瞬间A，B两点下拉力量的快慢从而可以分辨出输入两端的大小，然后送入比较器latch的输入端来比较出结果。正是利用此特点，所以本实施例能够在输出A，B两点加入适当电容而影响下拉速度才将输入两端的offset平衡。
步骤三：建立offset校准模块来控制电容阵列的各个位上的电容接法(接电源vdda还的接地vssa)。这个offset校准模块实际上就是一个简单的差分SAR逻辑，可以用电路搭建，也可以通过virelog语言来进行控制。为了方便仿真，使用virelogA来输出控制信号，其控制逻辑代码如下所示。根据电容阵列的C_V曲线特性以及前置放大电路的特点，电容阵列初始状态应该接高电源vdda，
控制逻辑代码：
VirelogA差分SAR逻辑代码
步骤四：校准时，采用offset校准模块确定电容阵列中每位电容的接入方式，以确定比较器的时序控制。整个完整的时序控制信号只需要信号phile，信号phi2以及信号phi2b。首先将信号phile拉高，比较器两端通过MOS管MN4、MOS管MN5、MOS管MN6很好的连接在一块。随后将信号phi2拉高，同时信号phi2b拉低，前置放大电路将输入端的offset进行放大到比较器latch输入端，进行比较输出对应结果，然后根据输出对应结果通过offset校准模块输出对应控制电容阵列的信号，完成第一轮比较，依次进行下去，直到电容阵列每一位电容都有对应的接入方式，校准完成。
下面通过在输入端加入失调电压来说明此种校准失调电压的可行性。仿真图3是在比较器输入vin端加入了一个5mv的失调电压所得出来的结果。在图3中，(a)图是比较器out1输出结果图，(b)图是右端电容阵列连接方式，(c)图是左端电容阵列连接方式。当vin端比vip端多了5mv的失调电压时，第一次比较，比较器输出out1会为1，比较器输出out2会与比较器输出out1的输出相反，本实施例取其任何一端的输出作为判定位电容的连接(在本次实验中选择了out1作为最终的判定方式)，此时需要将原本左端D3电容连接到电源vdda转接成接地vssa，而右端电容D3则维持原状接地vssa。依次逐位比较下去。所以最终右端位电容D3、D2、D1、D0分别是1101，也是只有电容D1是连接的接地vssa，其余的都是连接电源vdda，而左端位电容刚好相反。假如单位电容设为500af，那么最终得出连接在A点的外接电容为7.5fF，而连接在B点的外接电容为1fF，这样比较器正常采样比较过程中，将A点的下拉速度预先降速以此来补偿比较输入存在的失调。同理，图4则为在输入端vip加入了10mv的失调电压所得出的结果。从上述分析可知，此种存储失调的方式没有真正在存储失调电压，而是通过降低A，B两点的速度来达到补偿比较器输入端的失调，效果非常好。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处。综上所述，本说明书内容不应理解为对本发明的限制。
Claims (9)
1.一种高速ADC中比较器偏移量的校准装置，其特征在于，包括offset校准模块和电容阵列；所述电容阵列包括多位电容，且每位电容都是用pmos管来构造的；所述offset校准模块内置差分SAR逻辑控制程序；
所述高速ADC中的比较器包括传输门、比较器latch、前置放大电路和校准失调接通电路；所述校准失调接通电路的输出端与所述比较器的第一输入端连接；所述传输门的输出端与所述比较器的第二输入端连接；其中，所述比较器latc的输出端为所述比较器的输出端；
所述前置放大电路用于放大差值信号以得到放大信号；所述差值信号为所述第一输入端输入的信号与所述第二输入端输入的信号的差值；
所述电容阵列与所述前置放大电路的输出端连接；所述比较器latc用于将所述前置放大电路输出的放大信号和所述电容阵列输出的信号进行比较输出，以获取所述比较器的输出结果；
所述Offset校准模块用于根据所述输出结果和所述差分SAR逻辑控制程序，控制所述电容阵列中每位电容的接入方式。
2.根据权利要求1所述的一种高速ADC中比较器偏移量的校准装置，其特征在于，一个所述电容的一端为pmos管的源极、漏极以及衬体共同的连接端，一个所述电容的一端为pmos管的栅极。
3.根据权利要求1所述的一种高速ADC中比较器偏移量的校准装置，其特征在于，所述电容阵列为二进制加权负载电容阵列。
4.根据权利要求1所述的一种高速ADC中比较器偏移量的校准装置，其特征在于，所述电容阵列为4位二进制加权负载电容阵列。
5.根据权利要求1所述的一种高速ADC中比较器偏移量的校准装置，其特征在于，所述校准失调接通电路用于将所述比较器的第一输入端短接。
6.根据权利要求1所述的一种高速ADC中比较器偏移量的校准装置，其特征在于，所述比较器的第一输入端还与采样电容的一端连接；所述采样电路的另一端与差分信号连接。
7.根据权利要求1所述的一种高速ADC中比较器偏移量的校准装置，其特征在于，所述传输门的输入端与基准电压连接。
8.根据权利要求1所述的一种高速ADC中比较器偏移量的校准装置，其特征在于，所述高速ADC为高速pipelineADC；所述比较器为于动态比较器。
9.一种高速ADC中比较器偏移量的校准方法，其特征在于，包括：
建立一个电容阵列；所述电容阵列包括多位电容，且每位电容都是用pmos管来构造的；
将所述电容阵列的输出端连接至比较器的前置放大电路的输出端；
建立offset校准模块；所述offset校准模块内置差分SAR逻辑控制程序；
校准时，采用所述offset校准模块确定所述电容阵列中每位电容的接入方式，以确定所述比较器的时序控制。
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