CN103023437A - 一种新型校正失调电压的动态比较器 - Google Patents

Abstract

本发明公开了一种新型校正失调电压的动态比较器，包括预放大器、锁存器和失调校正电路，预放大器包括作为偏置电流源的第一MOS管、作为差分输入对管的第二MOS管和第三MOS管、以及作为负载管的第四MOS管和第五MOS管；还包括第六MOS管和第七MOS管，所述第六MOS管和第七MOS管均为PMOS管；所述第六MOS管的栅极接偏置电压、源极与所述第四MOS管的漏极连接、漏极与所述第二MOS管的漏极连接至预放大器的第一输出节点；所述第七MOS管的栅极接所述失调校正电路的控制信号输出端、源极与所述第五MOS管的漏极连接、漏极与所述第三MOS管的漏极连接至预放大器的第二输出节点。本发明比较器的预放大器具有较高的增益、较快的速度，且插入的MOS管负载效应低。

Description

一种新型校正失调电压的动态比较器

技术领域

本发明属于模拟电路设计领域，特别是涉及一种新型校正失调电压的动态比较器。

背景技术

基于锁存器的动态比较器具有静态功耗为零、比较速度快、面积小的特点，可应用于需要低功耗、小尺寸的集成电路系统中。然而动态比较器的失调电压一般较高，限制了比较器所能分辨的最小电压。

为了降低动态比较器的失调电压，可以采用如图1所示的带有失调校正电路的比较器。该电路包括预放大器、锁存器和失调校正电路等3部分。

预放大器的主电路包括偏置电流源MN0，差分输入对管MN1和MN2，负载管MP3和MP4。在时钟信号CLK的作用下对输入电压Vinp和Vinn进行放大。经预放大器放大后的信号Voutn和Voutp送给后面级联的锁存器，经过锁存器的正反馈锁存后输出比较结果QP和QN。

为了对比较器进行失调电压校正，可以在预放大器的输入管MN1和MN2的两边并联校正用的MOS管MN5和MN6。其中MN5的栅极接固定的偏置电压。比较器的输出结果QP和QN送入失调校正电路，产生校正电压Vcal，将该电压加到MN6管的栅极上。

当比较器没有失调的时候，Vbias和Vcal相等，在信号放大过程中，MN5和MN6管流过相等的电流，预放大器的输出Voutn=Voutp。当比较器存在失调电压的时候，如果该失调电压使得MN1管流过较大的电流，MN2管流过较小的电流，那么在相同的负载下Voutn<Voutp。如果提高Vcal的电压，即Vcal>Vbias，则MN6管将流过较大的电流，而MN5管流过较小的电流，从而保持MN1和MN5管中流过的电流等于MN2和MN6管中流过的电流，那么在相同负载下预放大器的输出电压再次平衡，因此消除了失调电压对预放大器输出电压的影响。这种失调校正方法的一个缺点是额外增加的MN5和MN6管自身的电容将给预放大器的输出节点带来负载效应。

发明内容

本发明所要解决的技术问题是，提供一种新型校正失调电压的动态比较器，降低校正用MOS管给预放大器带来的负载效应。

本发明的技术问题通过以下技术手段予以解决：

一种新型校正失调电压的动态比较器，包括预放大器、锁存器和失调校正电路，其中，所述预放大器包括作为偏置电流源的第一MOS管MN0、作为差分输入对管的第二MOS管MN1和第三MOS管MN2、以及作为负载管的第四MOS管MP3和第五MOS管MP5；

所述第一MOS管MN0的栅极接第一时钟信号CLK，所述第二MOS管MN1和第三MOS管MN2的栅极分别接动态比较器的待比较信号Vinp和Vinn、源极和第一NMOS管MN0的漏极相连；

其中，该预放大器还包括第六MOS管MP5和第七MOS管MP6，所述第六MOS管MP5和第七MOS管MP6均为PMOS管；所述第六MOS管MP5的栅极接偏置电压（Vbias）、源极与所述第四MOS管MP3的漏极连接、漏极与所述第二MOS管MN1的漏极连接至预放大器的第一输出节点Voutn；所述第七MOS管MP6的栅极接所述失调校正电路的控制信号输出端Vcal、源极与所述第五MOS管MP4的漏极连接、漏极与所述第三MOS管MN2的漏极连接至预放大器的第二输出节点Voutp。

优选地：

所述失调校正电路为基于逐次逼近逻辑的失调校正电路，用于在所述第一输出节点Voutn的输出电压小于第二输出节点Voutp的输出电压时提高所述控制信号输出端Vcal的输出电压，所述第一输出节点Voutn的输出电压大于所述第二输出节点Voutp的输出电压时降低所述控制信号输出端Vcal的输出电压。

所述锁存器包括第八MOS管MP9、第九MOS管MP10、第十MOS管MP11、第十一MOS管MP12、第十二MOS管MP13、第十三MOS管MP14和第十四MOS管MP15；

第八MOS管MP9的栅极接所述预放大器的第一输出节点Voutn，第九MOS管MP10的栅极接所述预放大器的第二输出节点Voutp；第十MOS管MP11与第八MOS管MP9并联，第十二MOS管MP13和第十MOS管（MP11）构成第一反相器；第十一MOS管MP12与第九MOS管MP10并联，第十三MOS管MP14和第十一MOS管MP12构成第二反相器，所述第一方向器和第二方向器交叉连接，第十二MOS管MP13的漏极为锁存器的第一锁存器输出端QP，第十三MOS管MP14锁存器的漏极为锁存器的第二锁存器输出端QN；第十四MOS管MP15为电流源，其栅极外接第二时钟信号CLKN、漏极与第十二MOS管MP13及第十三MOS管MP14的源极连接；所述失调校正电路根据所述第一锁存器输出端QP和第二锁存器输出端QN控制其控制信号输出端Vcal的输出电压。

与现有技术相比，本发明将原来校正失调电压用的、和输入管并联的NMOS管MN5、MN6改为PMOS管MP5和MP6，MP5和负载管MP3构成共源共栅（cascode）结构，MP6和负载管MP4构成另一个cascode结构。

当比较器没有失调的时候，Vbias和Vcal相等，预放大器MN1-MP5-MP3管支路和MN2-MP6-MP4管支路具有相同的电流，输出节点Voutn和Voutp具有相同的阻抗，预放大器的输出Voutn=Voutp。当比较器存在失调电压的时候，如果该失调电压使得MN1管流过较大的电流，MN2管流过较小的电流，那么在相同的负载下Voutn<Voutp。如果提高Vcal的电压，即Vcal>Vbias，则如公式（1），MP5管栅源电压的绝对值将大于MP6管栅源电压的绝对值。MOS管本征增益的公式见（2），其中VE是工艺决定的常数；L是MOS管的沟道长度，MP5和MP6管尺寸相同，因此L相同；VGS是MOS管的栅源电压，VTH是MOS管的阈值电压，MP5和MP6管的阈值电压也相等。为了避免NMOS管/PMOS管栅源电压、阈值电压的符号问题，公式（2）一律取绝对值表示。从公式（2）可知，MP5管的本征增益Av5将小于MP6管的本征增益Av6，如公式（3）。MP3管和MP4管的栅源电压均由CLK信号决定，其漏源电压由于MP5、MP6管的cascode屏蔽效应而近似相等，因此它们的输出电阻也近似相等，记为ro。cascode结构的输出电阻如公式（4）所示，其中Av，cascode表示cascode管的本征增益，ro表示另一个MOS管的输出电阻，rout表示cascode结构的总输出电阻。由公式（4）可知，MP5-MP3管的cascode等效输出电阻rout,3-5将小于MP6-MP4管的cascode等效输出电阻rout,4-6，如公式（5）。

|VGS5|>|VGS6|    （1）

rout≈Av,cacodero              （4）

rout，3-5=Av5ro<Av6ro=rout，4-6（5）

这样MN1管流过的较大电流在MP3和MP5管形成的较小电阻上产生输出电压Voutn；MN2管流过的较小电流在MP4和MP6管形成的较大的电阻上产生输出电压Voutp。在失调校正电路产生的Vcal电压控制下，预放大器的输出电压再次相等，因此消除了失调电压对预放大器输出电压的影响。

从以上分析可知，由于cascode结构提供了更大的输出电阻，因此预放大器获得了更大的增益。当锁存器要求的输入信号幅度（也就是预放大器提供的输出信号幅度）一定时，本发明提出的预放大器能够更快地达到需要的输出信号幅度。此外，加入的cascode MOS管MP5/MP6的尺寸可以较小，从而不会给预放大器的输出节点带来额外的电容负载效应,而负载管MP3和MP4由于cascodeMOS管MP5/MP6的作用，其漏极电容仅等效为输出端Voutn和Voutp的极小电容，电容负载效应对电路基本无影响。

本发明的有益之处是将用于校正的MOS管和负载管串联、构成cascode结构，从而在实现校正比较器失调电压的同时，其预放大器具有较高的增益、较快的速度，且插入的MOS管不会给预放大器的输出节点带来额外的负载效应。

附图说明

图1是失调校正用MOS管和预放大器输入管并联的动态比较器原理框图；

图2是本发明提出的改进了预放大器失调校正结构的动态比较器原理框图；

图3是图2中锁存器的电路图

图4是图2中失调校正电路的原理框图

具体实施方式

下面对照附图并结合优选的实施方式对本发明作进一步说明。

本发明提出的动态比较器电路原理图如图2所示。该电路包括预放大器、锁存器（Latch）和失调校正电路3部分。

预放大器的主电路包括偏置电流源MN0，差分输入对管MN1和MN2，MN0、MN1和MN2为NMOS管，还包括负载管MP3和MP4，cascode管MP5和MP6，其中，MP5为MP3的cascode管，其源极与MP3的漏极连接、漏极与MN1的漏极连接至预放大器的输出节点Voutn；MP6为MP4的cascode管，其源极与MP4的漏极连接、漏极与MN2的漏极连接至预放大器的输出节点Voutp。MN0和MP3/MP4管的栅极外接时钟信号CLK。MN1和MN2管的栅极接输入电压Vinp和Vinn。MP5管的栅极外接偏置电压Vbias，MP6管的栅极接失调校正用的控制电压Vcal（即失调校正电路的控制信号输出端）。预放大器在时钟信号CLK的作用下对输入电压Vinp和Vinn进行放大，放大后的信号Voutn和Voutp送给后面级联的锁存器。

图3是锁存器的电路原理图。锁存器由MN9-MN12管，MP13-MP15管构成。其中MN9管的栅极接预放大器的输出Voutn；MN10管的栅极接预放大器的输出Voutp。MN11和MP13管构成反相器；MN12和MP14管构成另一个反相器。两个反相器交叉连接，其输出是QP和QN。MP15管为电流源，其栅极外接时钟信号CLKN。CLK和CLKN是两相时钟。锁存器将预放大器放大后的信号Voutn和Voutp进行锁存，得到比较器的输出QP和QN。

图4是失调校正电路的原理框图。比较器的失调经过N个时钟周期完成。在每个时钟周期内，比较器完成一次比较，由于失调电压的存在，其输出QP和QN分别为高电平（接近VDD）和低电平（接近GND），或者相反。每次比较后的结果QP和QN输入给基于逐次逼近算法的控制逻辑。该逻辑电路根据上一次的输出控制码和本次输入的比较结果产生新的一组输出控制码，该N比特（bit）的控制码输入给数模转换电路（DAC），产生模拟控制电压Vcal,控制预放大器中MP6管的栅极，以进一步降低比较器的失调电压。逻辑电路的输出控制码从高位向低位变化，DAC的模拟输出电压变化量也对应变小，MP6管产生的电压变化量也对应变小，从而更更精确地校正失调电压。在N次校正完成之后，比较器剩余的失调电压达到最小值。

由上述技术方案可知，本发明所述的动态比较器采用在负载MOS管上插入cascode MOS管的结构，该结构提高了预放大器的增益、加快了预放大器的比较速度，而小尺寸的cascode管不会给预放大器的输出节点带来额外的负载效应。

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的技术人员来说，在不脱离本发明构思的前提下，还可以做出若干等同替代或明显变型，而且性能或用途相同，都应当视为属于本发明的保护范围。

Claims (3)

1.一种新型校正失调电压的动态比较器，包括预放大器、锁存器和失调校正电路，其中，所述预放大器包括作为偏置电流源的第一MOS管（MN0）、作为差分输入对管的第二MOS管（MN1）和第三MOS管（MN2）、以及作为负载管的第四MOS管（MP3）和第五MOS管（MP5）；

所述第一MOS管（MN0）的栅极接第一时钟信号（CLK），所述第二MOS管（MN1）和第三MOS管（MN2）的栅极分别接动态比较器的待比较信号（Vinp、Vinn）、源极和第一NMOS管（MN0）的漏极相连；其特征在于：

所述预放大器还包括第六MOS管（MP5）和第七MOS管（MP6），所述第六MOS管（MP5）和第七MOS管（MP6）均为PMOS管；所述第六MOS管（MP5）的栅极接偏置电压（Vbias）、源极与所述第四MOS管（MP3）的漏极连接、漏极与所述第二MOS管（MN1）的漏极连接至预放大器的第一输出节点（Voutn）；所述第七MOS管（MP6）的栅极接所述失调校正电路的控制信号输出端（Vcal）、源极与所述第五MOS管（MP4）的漏极连接、漏极与所述第三MOS管（MN2）的漏极连接至预放大器的第二输出节点（Voutp）。

2.根据权利要求1所述的动态比较器，其特征在于：所述失调校正电路为基于逐次逼近逻辑的失调校正电路，用于在所述第一输出节点（Voutn）的输出电压小于第二输出节点（Voutp）的输出电压时提高所述控制信号输出端（Vcal）的输出电压，所述第一输出节点（Voutn）的输出电压大于所述第二输出节点（Voutp）的输出电压时降低所述控制信号输出端（Vcal）的输出电压。

3.根据权利要求2所述的动态比较器，其特征在于：所述锁存器包括第八MOS管（MP9）、第九MOS管（MP10）、第十MOS管（MP11）、第十一MOS管（MP12）、第十二MOS管（MP13）、第十三MOS管（MP14）和第十四MOS管（MP15）；

第八MOS管（MP9）的栅极接所述预放大器的第一输出节点（Voutn），第九MOS管（MP10）的栅极接所述预放大器的第二输出节点（Voutp）；第十MOS管（MP11）与第八MOS管（MP9）并联，第十二MOS管（MP13）和第十MOS管（MP11）构成第一反相器；第十一MOS管（MP12）与第九MOS管（MP10）并联，第十三MOS管（MP14）和第十一MOS管（MP12）构成第二反相器，所述第一方向器和第二方向器交叉连接，第十二MOS管（MP13）的漏极为锁存器的第一锁存器输出端（QP），第十三MOS管（MP14）锁存器的漏极为锁存器的第二锁存器输出端（QN）；第十四MOS管（MP15）为电流源，其栅极外接第二时钟信号（CLKN）、漏极与第十二MOS管（MP13）及第十三MOS管（MP14）的源极连接

所述失调校正电路根据所述第一锁存器输出端（QP）和第二锁存器输出端（QN）控制其控制信号输出端（Vcal）的输出电压，所述第二时钟信号（CLKN）和第一时钟信号（CLK）是两相时钟。

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