CN115129104B - 一种刷新控制的带隙基准电路 - Google Patents

Abstract

本发明公开一种刷新控制的带隙基准电路，属于集成电路领域，包括刷新控制电路、第一偏置电路、第二偏置电路、低压带隙基准电路、单位增益缓冲器和采样保持电路。通过在第一偏置电路产生偏置电压建立之前，对第二偏置电路和低压带隙基准电路进行置位使其关断，使基准电压快速有效建立；通过刷新控制电路，每隔100us刷新一次，使采样保持电路中的电容C2恢复到初始电压值。在刷新信号为低时，所有电路处于关断状态，由容值为100pF的电容C2保持基准电压在1%精度范围内。本发明即保证了基准电压的快速建立，又保证了低功耗。

Description

一种刷新控制的带隙基准电路

技术领域

本发明涉及集成电路技术领域，特别涉及一种刷新控制的带隙基准电路。

背景技术

随着便携式产品的发展，产品对低功耗提出了新的挑战；其中带隙基准电路是模拟集成电路中必不可少的部分，研究低功耗带隙基准具有重要意义。

基准电压的其他指标，如建立时间、工作电压范围、输出电压精度也是带隙基准的重要指标。在高精度的模拟电路中，高精度的基准电压是至关重要的。在一些芯片的工作模式中，需要保证基准电压在几百纳秒之内需要建立；在一些低功耗产品中，低的电源电压是必要的，如何保证带隙基准能工作在宽的电源电压范围内非常重要。在传统的一些带隙基准中建立时间和功耗不能兼得，其中虽然保证了功耗在nW级别，但是建立时间达到了微秒级甚至毫秒级。

发明内容

本发明的目的在于提供一种刷新控制的带隙基准电路，以解决背景技术中的问题。

为解决上述技术问题，本发明提供了一种刷新控制的带隙基准电路，包括刷新控制电路、第一偏置电路、第二偏置电路、低压带隙基准电路、单位增益缓冲器和采样保持电路；

所述刷新控制电路根据外部输入的第一时钟信号产生第二时钟信号、第三时钟信号和第四时钟信号，产生的三种时钟信号分别对低压带隙基准电路、单位增益缓冲器和采样保持电路进行开启和关断；所述低压带隙基准电路产生第一基准电压Vref输入至所述单位增益缓冲器，所述单位增益缓冲器产生第二基准电压Bgrefi输入至所述采样保持电路，所述采样保持电路用于输出稳定的第三基准电压Bgref；

所述第一偏置电路由第一时钟信号控制，产生偏置电压给第二偏置电路；所述第一偏置电路在产生偏置电压过程中，第二时钟信号分别将所述第二偏置电路与所述低压带隙基准电路关断。

在一种实施方式中，所述刷新控制电路根据第一时钟信号分别产生不同延时的时钟信号，所述第一时钟信号的刷新周期为100us，刷新脉宽为1us；

所述第二时钟信号由所述第一时钟信号延时10ns后产生，用于在所述第一偏置电路产生偏置电压建立完成之后开启所述第二偏置电路和所述低压带隙基准；

所述第三时钟信号由所述第一时钟信号延时200ns后产生，用于在第一基准电压建立稳定前20%精度范围内开启所述单位增益缓冲器；

所述第四时钟信号由所述第三时钟信号延时200ns后产生，用于打开所述采样保持电路，对第二基准电压进行采样。

在一种实施方式中，所述第一时钟信号为高电平时，打开所述第一偏置电路，所述第一偏置电路产生偏置电压驱动所述第二偏置电路；所述第一时钟信号为高电平，所述第二时钟信号、所述第三时钟信号和所述第四时钟信号均为低电平，以控制在第一时钟信号为高电平时，其余电路保持关断状态。

在一种实施方式中，所述低压带隙基准电路包括用于钳位的运算放大器和带隙基准电路；所述运算放大器包括PMOS管M4~M7、PMOS管M12~M15、NMOS管M8~M11；其中PMOS管M7的栅端与第一偏置电压Vpbias1连接，源端连接电源电压VDD，漏端与PMOS管M6的源端连接；PMOS管M6的栅端连接第二时钟信号的反信号，该反信号用于控制运算放大器的开启和关断；PMOS管M6的漏端同时与PMOS管M4的源端、PMOS管M5的源端连接；所述PMOS管M4的漏端、所述PMOS管M5的漏端分别连接NMOS管M10的漏端、NMOS管M11的漏端相连接；所述NMOS管M10的源端、所述NMOS管M11的源端均连接地，两者的栅端共同连接第四偏置电压Vnbias2，所述NMOS管M10的漏端、所述NMOS管M11的漏端分别与NMOS管M8的源端、NMOS管M9的源端相连接；所述NMOS管M8的漏端、所述NMOS管M9的漏端分别连接NMOS管M12的漏端、NMOS管M13的漏端，两者的栅端共同连接第三偏置电压Vnbias1；所述NMOS管M12的源端、所述NMOS管M13的源端分别与NMOS管M14的漏端、NMOS管M15的漏端连接，两者的栅端共同连接第二偏置电压Vpbias2；所述NMOS管M14的栅端、NMOS管M15的栅端共同连接到PMOS管M12的漏端和NMOS管M8的漏端，NMOS管M14的源端和NMOS管M15的源端共同连接到电源电压；PMOS管M13的漏端和NMOS管M9的漏端连接输出端VF；

所述带隙基准电路包括PMOS管M1~M3、电阻RA1、电阻RB1、电阻RA2、电阻RB2、电阻R1、电阻R2、电容C0、三极管Q1和Q2；其中PMOS管M1、M2、M3的栅端共同连接运算放大器的输出端VF，源端共同连接电源电压VDD，漏端分别连接三极管Q1的发射极、电阻R1的上端、电阻R2的上端；所述三极管Q1、Q2的集电极连接地，基极相连接；所述电阻R1的下端与三极管Q2的发射极相连接；电阻RA1的上端、RB1的上端分别连接PMOS管M1的漏端、M2的漏端，电阻RA1的下端、电阻RB1的下端与电阻RA2的上端、RB2的上端连接，所述电阻RA2的下端、电阻RB2的下端均连接地，电阻RA2的上端、电阻RB2的上端分别连接到PMOS管M4的栅端、PMOS管M5的栅端。

在一种实施方式中，所述低压带隙基准电路的启动电路包括PMOS管M16、PMOS管M18、PMOS管M21、NMOS管M17、NMOS管M19、NMOS管M20、NMOS管M22和NMOS管M23；其中PMOS管M16的源端连接电源电压，栅端连接运算放大器的输出端VF，漏端同时连接NMOS管M17的漏端和栅端；所述NMOS管M17的栅端和漏端相连接并与PMOS管M18的栅端、NMOS管M19的栅端相连，NMOS管M17的源端接地；所述PMOS管M18的漏端和NMOS管M19的漏端相接，PMOS管M18的源端连接电源电压，NMOS管M19的源端连接NMOS管M20的漏端；所述NMOS管M20的栅端与第一时钟信号相连接，源端接地；PMOS管M21的栅端连接第一时钟信号，源端连接电源电压，漏端连接运算放大器的输出端VF，PMOS管M21的漏端与NMOS管M22的漏端连接，所述NMOS管M22的栅端同时与PMOS管M18的漏端、NMOS管M19的漏端相连接，NMOS管M22的源端与NMOS管M23的漏端连接；所述NMOS管M23的栅端连接第一时钟信号，源端接地。

在一种实施方式中，所述单位增益缓冲器包括PMOS管M28~M32、NMOS管M24~M27和电容C1；其中PMOS管M28的源端连接电源电压，栅端与第一偏置电压Vpbias1相连接，漏端与NMOS管M24的漏端相连；所述NMOS管M24的栅端与自身漏端连接，NMOS管M24的栅端与NMOS管M25的栅端相连，源端接地；所述NMOS管M25的源端与地连接，漏端同时与NMOS管M26的源端、NMOS管M27的源端连接；所述NMOS管M26的栅端连接第一基准电压Vref，漏端连接PMOS管M29的漏端和栅端；所述NMOS管M27的栅端与自身漏端连接，并共同连接PMOS管M30的漏端；所述PMOS管M29的栅端、PMOS管M30的栅端共同连接，两者的源端共同连接到电源电压；PMOS管M32的栅端连接第三时钟信号，源端与电源电压连接，漏端与PMOS管M29的栅端、M30的栅端连接；所述NMOS管M27的栅端同时连接第二基准电压Bgrefi、PMOS管M31的漏端，并与电容C1连接；所述PMOS管M31的栅端连接第三时钟信号，源端与电源电压连接。

在一种实施方式中，所述采样保持电路包括PMOS管M33、NMOS管M34、反相器INV1和电容C2；其中PMOS管M33的漏端、NMOS管M34的漏端连接第二基准电压Bgrefi，源端共同连接到第三基准电压Bgref，并与电容C2连接；所述PMOS管M33的栅端连接第四时钟信号的反信号，并与反相器INV1的输入连接；所述反相器INV1的输出端连接NMOS管M34的栅端。

本发明提供的一种刷新控制的带隙基准电路，通过在第一偏置电路产生偏置电压建立之前，对第二偏置电路和低压带隙基准电路进行置位使其关断，使基准电压快速有效建立。通过刷新控制电路，每隔100us刷新一次，使电容C2恢复到初始电压值。在刷新信号为低时，所有电路处于关断状态，由容值为100pF的电容C2保持基准电压在1%精度范围内。该发明即保证了基准电压的快速建立，又保证了低功耗。

附图说明

图1为本发明提供的一种刷新控制的带隙基准电路整体原理图。

图2为低压带隙基准电路的结构示意图。

图3为低压带隙基准电路的启动电路结构示意图。

图4为单位增益缓冲器和采样保持电路的结构示意图。

图5为刷新控制电路的时序图。

图6为刷新控制的带隙基准电路的实际仿真图。

图7为在一个刷新周期低压带隙基准电路信号的局部放大图。

具体实施方式

以下结合附图和具体实施例对本发明提出的一种刷新控制的带隙基准电路作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

本发明提供一种刷新控制的带隙基准电路，其结构如图1所示，包括刷新控制电路、第一偏置电路、第二偏置电路、低压带隙基准电路、单位增益缓冲器和采样保持电路。所述第一偏置电路和所述第二偏置电路用于产生偏置电压；所述刷新控制电路根据外部输入的第一时钟信号clk1产生三种时钟信号，分别为第二时钟信号clk2、第三时钟信号clk3和第四时钟信号clk4，产生的三种时钟信号分别对低压带隙基准电路、单位增益缓冲器和采样保持电路进行开启和关断，所述低压带隙基准电路产生第一基准电压Vref输入至所述单位增益缓冲器，所述单位增益缓冲器产生第二基准电压Bgrefi输入至所述采样保持电路，所述采样保持电路用于输出稳定的第三基准电压Bgref。

所述第一偏置电路受第一时钟信号clk1控制，当所述第一时钟信号clk1为高电平时，打开所述第一偏置电路，所述第一偏置电路可以为自偏置电流源，产生偏置电压用于驱动所述第二偏置电路。在所述第一时钟信号clk1为高电平，所述第二时钟信号clk2、所述第三时钟信号clk3和所述第四时钟信号clk4均为低电平，从而控制了在第一时钟信号clk1为高电平时，其余电路保持关断状态，这即是电路一个初始态，防止几个模块电路一起工作，造成电压紊乱，影响建立时间。

所述第一偏置电路由第一时钟信号clk1控制，产生偏置电压给第二偏置电路，所述第一偏置电路在产生偏置电压过程中，第二时钟信号clk2分别将所述第二偏置电路与所述低压带隙基准电路关断。此方法的优点在于给电路设置一个初始态，电路可以有序启动，加快建立时间，防止在启动过程中，各模块电压处于不确定值，造成建立速度下降。

所述第二偏置电路由第二时钟信号clk2控制，所述第二时钟信号clk2由所述刷新控制电路产生。当所述第二时钟信号clk2为高电平时，所述第二偏置电路产生四种偏置电压：第一偏置电压Vpbias1、第二偏置电压Vpbias2、第三偏置电压Vnbias1和第四偏置电压Vnbias2。

图2为低压带隙基准电路结构示意图，所述低压带隙基准电路包括用于钳位的运算放大器100和带隙基准电路200。所述运算放大器100包括PMOS管M4~M7、PMOS管M12~M15、NMOS管M8~M11；其中PMOS管M7的栅端与所述第一偏置电压Vpbias1连接，源端连接电源电压VDD，漏端与PMOS管M6的源端连接；PMOS管M6的栅端连接第二时钟信号clk2的反信号（即反信号clk2b），该反信号clk2b用于控制运算放大器100的开启和关断；PMOS管M6的漏端同时与PMOS管M4的源端、PMOS管M5的源端连接。所述PMOS管M4的漏端、所述PMOS管M5的漏端分别连接NMOS管M10的漏端、NMOS管M11的漏端相连接。所述NMOS管M10的源端、所述NMOS管M11的源端均连接地，两者的栅端共同连接第四偏置电压Vnbias2，所述NMOS管M10的漏端、所述NMOS管M11的漏端分别与NMOS管M8的源端、NMOS管M9的源端相连接。所述NMOS管M8的漏端、所述NMOS管M9的漏端分别连接NMOS管M12的漏端、NMOS管M13的漏端，两者的栅端共同连接第三偏置电压Vnbias1。所述NMOS管M12的源端、所述NMOS管M13的源端分别与NMOS管M14的漏端、NMOS管M15的漏端连接，两者的栅端共同连接第二偏置电压Vpbias2。所述NMOS管M14的栅端、NMOS管M15的栅端共同连接到PMOS管M12的漏端和NMOS管M8的漏端，NMOS管M14的源端和NMOS管M15的源端共同连接到电源电压；PMOS管M13的漏端和NMOS管M9的漏端连接输出端VF。

所述带隙基准电路200包括PMOS管M1~M3、电阻RA1、电阻RB1、电阻RA2、电阻RB2、电阻R1、电阻R2、电容C0、三极管Q1和Q2；其中PMOS管M1、M2、M3的栅端共同连接运算放大器100的输出端VF，源端共同连接电源电压VDD，漏端分别连接三极管Q1的发射极、电阻R1的上端、电阻R2的上端。所述三极管Q1、Q2的集电极连接地，基极相连接。所述电阻R1的下端与三极管Q2的发射极相连接。电阻RA1的上端、RB1的上端分别连接PMOS管M1的漏端、M2的漏端，电阻RA1的下端、电阻RB1的下端与电阻RA2的上端、RB2的上端连接，所述电阻RA2的下端、电阻RB2的下端均连接地，电阻RA2的上端、电阻RB2的上端分别连接到PMOS管M4的栅端、PMOS管M5的栅端。

电阻RA1和RA2之间的电压VN，电阻RB1和RB2之间的电压VP可以计算得到：

在运算放大器100中，电压VN连接PMOS管M4的栅端，电压VP连接PMOS管M5的栅端。在带隙基准电路200中，电压VN，VP用于对A和B两点钳位，VEB为三极管Q1和Q2的导通电压，在运算放大器100工作在深度负反馈情况下，导通电压VEB保持不变，则电压VN和VP保持不变，且电压VN和VP是VEB的分压，这样可以降低运算放大器100的输入共模电平。使运算放大器100工作在低电源电压下。所述带隙基准电路200输出第一基准电压Vref。

如图3所示为所述低压带隙基准电路的启动电路，该启动电路包括PMOS管M16、PMOS管M18、PMOS管M21、NMOS管M17、NMOS管M19、NMOS管M20、NMOS管M22和NMOS管M23；其中PMOS管M16的源端连接电源电压，栅端连接运算放大器100的输出端VF，漏端同时连接NMOS管M17的漏端和栅端。所述NMOS管M17的栅端和漏端相连接并与PMOS管M18的栅端、NMOS管M19的栅端相连，NMOS管M17的源端接地。所述PMOS管M18的漏端和NMOS管M19的漏端相接，PMOS管M18的源端连接电源电压，NMOS管M19的源端连接NMOS管M20的漏端。所述NMOS管M20的栅端与第一时钟信号clk1相连接，源端接地。PMOS管M21的栅端连接第一时钟信号clk1，源端连接电源电压，漏端连接运算放大器100的输出端VF，PMOS管M21的漏端与NMOS管M22的漏端连接，所述NMOS管M22的栅端同时与PMOS管M18的漏端、NMOS管M19的漏端相连接，NMOS管M22的源端与NMOS管M23的漏端连接。所述NMOS管M23的栅端连接第一时钟信号clk1，源端接地。

请同时参阅图2和图3，所述运算放大器100的输出电压VF连接到PMOS管M16的栅端，并且PMOS管M16与PMOS管M1有相同的尺寸。在启动过程中，运算放大器100的摆幅很大，导致带隙基准电路200无法启动，则从PMOS管M1和PMOS管M2流过的电流为0。则根据启动电路，PMOS管M16没有电流，则NMOS管M17将C点拉低，PMOS管M18和NMOS管M19组成反相器，将D点电位拉高，则NMOS管M22导通，将运算放大器100的输出电压VF拉低，使带隙基准电路200重新回到工作状态。

图4为所述单位增益缓冲器300和所述采样保持电路400的结构示意图，所述单位增益缓冲器包括PMOS管M28~M32、NMOS管M24~M27和电容C1；其中PMOS管M28的源端连接电源电压，栅端与第一偏置电压Vpbias1相连接，漏端与NMOS管M24的漏端相连。所述NMOS管M24的栅端与自身漏端连接，NMOS管M24的栅端与NMOS管M25的栅端相连，源端接地；所述NMOS管M25的源端与地连接，漏端同时与NMOS管M26的源端、NMOS管M27的源端连接。所述NMOS管M26的栅端连接第一基准电压Vref，漏端连接PMOS管M29的漏端和栅端。所述NMOS管M27的栅端与自身漏端连接，并共同连接PMOS管M30的漏端。所述PMOS管M29的栅端、PMOS管M30的栅端共同连接，两者的源端共同连接到电源电压。PMOS管M32的栅端连接第三时钟信号clk3，源端与电源电压连接，漏端与PMOS管M29的栅端、M30的栅端连接。所述NMOS管M27的栅端同时连接第二基准电压Bgrefi、PMOS管M31的漏端，并与电容C1连接。所述PMOS管M31的栅端连接第三时钟信号clk3，源端与电源电压连接。

所述采样保持电路包括PMOS管M33、NMOS管M34、反相器INV1和电容C2；其中PMOS管M33的漏端、NMOS管M34的漏端连接第二基准电压Bgrefi，源端共同连接到第三基准电压Bgref，并与电容C2连接。所述PMOS管M33的栅端连接第四时钟信号clk4的反信号（即clk4b）并与反相器INV1的输入连接。所述反相器INV1的输出端连接NMOS管M34的栅端。

其中所述第三时钟信号clk3为所述第一时钟信号延时200ns得到，目的就是在第一基准电压Vref建立稳定前20%精度范围内左右打开单位增益缓冲器，在所述第三时钟信号clk3为高电平时对第一基准电压Vref进行预充和采样，将采样的电压存储到电容C1中，为下一步采样保持电路工作做准备。

图4中采样保持电路400受第四时钟信号clk4控制，当第四时钟信号clk4为高电平，它的反信号clk4b为低电平时，打开采样保持电路将电容C1上的电压采样到电容C2上。得到第三基准电压Bgref。

为了验证本实例提供的一种刷新控制的带隙基准电路，图5说明了刷新控制电路的时序，具体步骤为：T1为刷新周期100us，T2为采样时间1us，在第一时钟信号clk1拉高之后，第一偏置电路首先工作，T3为10ns延时，用于给低压带隙基准电路置位，使第一基准电压Vref有效快速建立。T4为200ns延时，当第三时钟信号clk3拉高之后，单位增益缓冲器工作，用于对第二基准电压Bgrefi预充电，加快第三基准电压Bgref的建立。T5为延时400ns，第四时钟信号clk4拉高之后，采样保持电路工作，用于刷新第三基准电压Bgref。由图6的实际仿真图可以看出，当第一时钟信号clk1、第二时钟信号clk2、第三时钟信号clk3、第四时钟信号clk4均为高电平时，所有电路处于工作状态同时消耗电流；当均处于低电平时，所有电路处于关断状态，不消耗电流；在刷新信号为低电平时，第三基准电压Bgref由电容C2保持。保存在电容C2上的电压会因为漏电而降低，仿真以10nA漏电情况下为例，刷新之前与刷新之后相比，第三基准电压Bgref相差10mV，该实例第三基准电压Bgref为1V，由计算得知基准电压的精度为1%，消耗的平均功耗为15uW。此外，如图7所示，Vref建立时间小于400ns，其建立时间满足大部分芯片的工作模式。

综上所述，本发明可以在保持基准电压快速建立的同时使带隙基准电路整体功耗保持在较小值，并且输出电压保持在高精度范围内。

上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (7)

1.一种刷新控制的带隙基准电路，其特征在于，包括刷新控制电路、第一偏置电路、第二偏置电路、低压带隙基准电路、单位增益缓冲器和采样保持电路；

所述刷新控制电路根据外部输入的第一时钟信号产生第二时钟信号、第三时钟信号和第四时钟信号，产生的三种时钟信号分别对低压带隙基准电路、单位增益缓冲器和采样保持电路进行开启和关断；所述低压带隙基准电路产生第一基准电压Vref输入至所述单位增益缓冲器，所述单位增益缓冲器产生第二基准电压Bgrefi输入至所述采样保持电路，所述采样保持电路用于输出稳定的第三基准电压Bgref；

所述第一偏置电路由第一时钟信号控制，产生偏置电压给第二偏置电路；所述第一偏置电路在产生偏置电压过程中，第二时钟信号分别将所述第二偏置电路与所述低压带隙基准电路关断。

2.如权利要求1所述的刷新控制的带隙基准电路，其特征在于，所述刷新控制电路根据第一时钟信号分别产生不同延时的时钟信号，所述第一时钟信号的刷新周期为100us，刷新脉宽为1us；

所述第二时钟信号由所述第一时钟信号延时10ns后产生，用于在所述第一偏置电路产生偏置电压之后开启所述第二偏置电路和所述低压带隙基准；

所述第三时钟信号由所述第一时钟信号延时200ns后产生，用于在第一基准电压建立稳定前20%精度范围内开启所述单位增益缓冲器；

所述第四时钟信号由所述第三时钟信号延时200ns后产生，用于打开所述采样保持电路，对第二基准电压进行采样。

3.如权利要求2所述的刷新控制的带隙基准电路，其特征在于，所述第一时钟信号为高电平时，打开所述第一偏置电路，所述第一偏置电路产生偏置电压驱动所述第二偏置电路；所述第一时钟信号为高电平，所述第二时钟信号、所述第三时钟信号和所述第四时钟信号均为低电平，以控制在第一时钟信号为高电平时，其余电路保持关断状态。

4.如权利要求3所述的刷新控制的带隙基准电路，其特征在于，所述低压带隙基准电路包括用于钳位的运算放大器和带隙基准电路；所述运算放大器包括PMOS管M4~M7、PMOS管M12~M15、NMOS管M8~M11；其中PMOS管M7的栅端与第一偏置电压Vpbias1连接，源端连接电源电压VDD，漏端与PMOS管M6的源端连接；PMOS管M6的栅端连接第二时钟信号的反信号，该反信号用于控制运算放大器的开启和关断；PMOS管M6的漏端同时与PMOS管M4的源端、PMOS管M5的源端连接；所述PMOS管M4的漏端、所述PMOS管M5的漏端分别连接NMOS管M10的漏端、NMOS管M11的漏端相连接；所述NMOS管M10的源端、所述NMOS管M11的源端均连接地，两者的栅端共同连接第四偏置电压Vnbias2，所述NMOS管M10的漏端、所述NMOS管M11的漏端分别与NMOS管M8的源端、NMOS管M9的源端相连接；所述NMOS管M8的漏端、所述NMOS管M9的漏端分别连接NMOS管M12的漏端、NMOS管M13的漏端，两者的栅端共同连接第三偏置电压Vnbias1；所述NMOS管M12的源端、所述NMOS管M13的源端分别与NMOS管M14的漏端、NMOS管M15的漏端连接，两者的栅端共同连接第二偏置电压Vpbias2；所述NMOS管M14的栅端、NMOS管M15的栅端共同连接到PMOS管M12的漏端和NMOS管M8的漏端，NMOS管M14的源端和NMOS管M15的源端共同连接到电源电压；PMOS管M13的漏端和NMOS管M9的漏端连接输出端VF；

所述带隙基准电路包括PMOS管M1~M3、电阻RA1、电阻RB1、电阻RA2、电阻RB2、电阻R1、电阻R2、电容C0、三极管Q1和Q2；其中PMOS管M1、M2、M3的栅端共同连接运算放大器的输出端VF，源端共同连接电源电压VDD，漏端分别连接三极管Q1的发射极、电阻R1的上端、电阻R2的上端；所述三极管Q1、Q2的集电极连接地，基极相连接；所述电阻R1的下端与三极管Q2的发射极相连接；电阻RA1的上端、RB1的上端分别连接PMOS管M1的漏端、M2的漏端，电阻RA1的下端、电阻RB1的下端与电阻RA2的上端、RB2的上端连接，所述电阻RA2的下端、电阻RB2的下端均连接地，电阻RA2的上端、电阻RB2的上端分别连接到PMOS管M4的栅端、PMOS管M5的栅端。

5.如权利要求4所述的刷新控制的带隙基准电路，其特征在于，所述低压带隙基准电路的启动电路包括PMOS管M16、PMOS管M18、PMOS管M21、NMOS管M17、NMOS管M19、NMOS管M20、NMOS管M22和NMOS管M23；其中PMOS管M16的源端连接电源电压，栅端连接运算放大器的输出端VF，漏端同时连接NMOS管M17的漏端和栅端；所述NMOS管M17的栅端和漏端相连接并与PMOS管M18的栅端、NMOS管M19的栅端相连，NMOS管M17的源端接地；所述PMOS管M18的漏端和NMOS管M19的漏端相接，PMOS管M18的源端连接电源电压，NMOS管M19的源端连接NMOS管M20的漏端；所述NMOS管M20的栅端与第一时钟信号相连接，源端接地；PMOS管M21的栅端连接第一时钟信号，源端连接电源电压，漏端连接运算放大器的输出端VF，PMOS管M21的漏端与NMOS管M22的漏端连接，所述NMOS管M22的栅端同时与PMOS管M18的漏端、NMOS管M19的漏端相连接，NMOS管M22的源端与NMOS管M23的漏端连接；所述NMOS管M23的栅端连接第一时钟信号，源端接地。

6.如权利要求5所述的刷新控制的带隙基准电路，其特征在于，所述单位增益缓冲器包括PMOS管M28~M32、NMOS管M24~M27和电容C1；其中PMOS管M28的源端连接电源电压，栅端与第一偏置电压Vpbias1相连接，漏端与NMOS管M24的漏端相连；所述NMOS管M24的栅端与自身漏端连接，NMOS管M24的栅端与NMOS管M25的栅端相连，源端接地；所述NMOS管M25的源端与地连接，漏端同时与NMOS管M26的源端、NMOS管M27的源端连接；所述NMOS管M26的栅端连接第一基准电压Vref，漏端连接PMOS管M29的漏端和栅端；所述NMOS管M27的栅端与自身漏端连接，并共同连接PMOS管M30的漏端；所述PMOS管M29的栅端、PMOS管M30的栅端共同连接，两者的源端共同连接到电源电压；PMOS管M32的栅端连接第三时钟信号，源端与电源电压连接，漏端与PMOS管M29的栅端、M30的栅端连接；所述NMOS管M27的栅端同时连接第二基准电压Bgrefi、PMOS管M31的漏端，并与电容C1连接；所述PMOS管M31的栅端连接第三时钟信号，源端与电源电压连接。

7.如权利要求6所述的刷新控制的带隙基准电路，其特征在于，所述采样保持电路包括PMOS管M33、NMOS管M34、反相器INV1和电容C2；其中PMOS管M33的漏端、NMOS管M34的漏端连接第二基准电压Bgrefi，源端共同连接到第三基准电压Bgref，并与电容C2连接；所述PMOS管M33的栅端连接第四时钟信号的反信号，并与反相器INV1的输入连接；所述反相器INV1的输出端连接NMOS管M34的栅端。

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