CN115360891A - 一种线性可调死区时间产生电路 - Google Patents

Abstract

本发明提供了一种线性可调死区时间产生电路，包括：第一下降沿检测器、第二下降沿检测器、或门、线性延迟模块、第一与门和第二与门；第一输入信号连接第一下降沿检测器的输入端、第一与门的第一输入端和第二与门的第一输入端，第二输入信号连接第二下降沿检测器的输入端、第一与门的第二输入端和第二与门的第二输入端；第一下降沿检测器和第二下降沿检测器的输出端分别连接或门的输入端，或门的输出端连接线性延迟模块的输入端，线性延迟模块的输出端分别连接第一与门的第三输入端和第二与门的第三输入端。本发明可实现精确的线性调节延时，并且延时调节范围宽，死区时间与电源电压关系极小，具有非常高的片与片之间的一致性。

Description

一种线性可调死区时间产生电路

技术领域

本发明涉及集成电路技术领域，具体涉及一种线性可调死区时间产生电路。

背景技术

在驱动电路中，为了防止上下两个开关管出现“桥臂直通”而导致大电流的现象，一般会在桥臂的驱动信号中插入一段死区时间，以防止两个驱动信号出现交叠。

现有的死区产生技术有很多不足，例如传统的方法利用RC加逻辑门来设置死区时间，延时受电源电压工艺影响偏差巨大，如图1所示。图1中包含两条上下两条完全互补的信号通路，每条通路上都插入了RC固定延时电路。输入信号IN与该输入信号经过第一RC串联电路(由R1与C1组成)延迟后输出的信号进行相与操作，得到输出信号PWMA；输入信号IN的反相信号与该输入信号的反相信号经过第二RC串联电路(由R2与C2组成)延迟后输出的信号进行相与操作，得到另一个输出信号PWMB。输入信号经过两路RC串联电路和逻辑与门之后，从而在输出信号PWMA和PWMB之间产生了死区时间。但是，用RC串联电路产生的延时会随着电源电压和温度剧烈变化；且第一RC串联电路与第二RC串联电路之间会引入偏差，会引入脉宽失真；其次与门的翻转阈值严重依赖工艺的变化，使得片与片之间的死区时间的偏差很大；最后，RC参数与死区时间不是线性关系，很难进行宽范围死区时间的线性调节。

总体来说，RC死区时间发生电路结构简单，但是死区时间偏差大，调节非线性，有较大缺陷，过长的延时会浪费功耗，过短的延迟又容易引入风险，因此调节的死区时间过长过短都会影响整个电路系统的效率及稳定性。其他死区时间产生方法调节范围窄或调节方法复杂，很难进行线性精确以及宽范围的调节。

发明内容

有鉴于此，本申请实施例提供一种线性可调死区时间产生电路，该死区时间产生电路通过调节外部电路简单的实现精确的线性调节延时，并且延时调节范围宽，死区时间与电源电压关系极小，具有非常高的片与片之间的一致性。

本申请实施例提供以下技术方案：一种线性可调死区时间产生电路，包括：第一下降沿检测器、第二下降沿检测器、或门、线性延迟模块、第一与门和第二与门；

第一输入信号连接所述第一下降沿检测器的输入端、所述第一与门的第一输入端和所述第二与门的第一输入端，第二输入信号连接所述第二下降沿检测器的输入端、所述第一与门的第二输入端和所述第二与门的第二输入端；所述第一下降沿检测器和所述第二下降沿检测器的输出端分别连接所述或门的输入端，所述或门的输出端连接所述线性延迟模块的输入端，所述线性延迟模块的输出端分别连接所述第一与门的第三输入端和第二与门的第三输入端；

所述线性延迟模块包括运放、第一NMOS管、第二NMOS管、第三NMOS管、电流镜电路、共源共栅电流镜、第一电阻、外接电阻、电容、比较器；所述运放的同相输入端接参考电压，反相输入端连接所述第一NMOS管的源极和第一电阻的上端，所述运放的输出端连接所述第一NMOS管和第二NMOS管的栅极，所述第二NMOS管的源极连接所述外接电阻的上端和所述比较器的输入端，所述第一NMOS管和第二NMOS管的漏极连接所述电流镜电路，所述第二NMOS管的漏极连接所述共源共栅电流镜，所述第三NMOS管的栅极连接所述或门的输出端，漏极连接所述电流镜电路、所述共源共栅电流镜、所述电容的上极板以及所述比较器的输入端，所述电容的下极板、所述第三NMOS管的源极、所述第一电阻的下端和所述外接电阻的下端均接至参考地。

进一步地，所述电流镜电路包括第一PMOS管、第二PMOS管、第三PMOS管，所述第一PMOS管的漏极、栅极和所述第二PMOS管的栅极、所述第三PMOS管的栅极均连接所述第一NMOS管的漏极，所述第一PMOS管、第二PMOS管、第三PMOS管的源极连接至电源，所述第二PMOS管的漏极连接所述第二NMOS管的漏极和所述共源共栅电流镜，所述第三PMOS管的漏极连接所述第三NMOS管的漏极和所述电容的上极板。

进一步地，所述共源共栅电流镜包括第四NMOS管、第五NMOS管、第六NMOS管和第七NMOS管，所述第四NMOS管的漏极、栅极和所述第五NMOS管的栅极连接所述第二NMOS管和所述第二PMOS管的漏极，所述第四NMOS管的源极连接所述第六NMOS管的漏极、栅极和所述第七NMOS管的栅极，所述第六NMOS管和第七NMOS管的源极连接到参考地，所述第七NMOS管的漏极连接所述第五NMOS管的源极，所述第五NMOS管的漏极连接所述第三NMOS管的漏极、第三PMOS管的漏极、所述电容的上极板和所述比较器的输入端，所述比较器的输出端分别连接所述第一与门和第二与门。

进一步地，所述电容采用零温度系数的栅电容。

进一步地，还包括第一去毛刺电路和第二去毛刺电路，用于消除短时间的下降脉冲；所述第一去毛刺电路连接在第一输入信号和所述第一下降沿检测器的输入端之间，所述第二去毛刺电路连接在第二输入信号和所述第二下降沿检测器的输入端之间。

进一步地，还包括信号缓冲电路，所述信号缓冲电路包括第一反相器、第二反相器、第三反相器和第四反相器，

所述第一反相器的输入端连接所述第一去毛刺电路的输出端，所述第一反相器的输出端连接所述第二反相器的输入端和所述第二与门的第一输入端，所述第二反相器的输出端连接所述第一与门的第一输入端；

所述第三反相器的输入端连接所述第二去毛刺电路的输出端，所述第三反相器的输出端连接所述第四反相器的输入端和所述第一与门的第二输入端，所述第四反相器的输出端连接所述第二与门的第二输入端。

与现有技术相比，本说明书实施例采用的上述至少一个技术方案能够达到的有益效果至少包括：

(1)本发明的死区时间基本不随电源电压变化而变化(电压系数很小)。

(2)本发明的死区时间随温度变化较小(具有较好的温度系数)。

(3)本发明的死区时间可以精确地进行线性调节(可达1‰以下)。

(4)可以很简单的实现死区时间调节，只要改变外接电阻即可，死区时间可调范围宽(从5ns到5us)。

上述有益效果使得本发明在系统中应用方便，可靠性高。

附图说明

为了更清楚地说明本申请实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。

图1是传统RC死区时间发生电路；

图2是本发明实施例的死区时间产生电路结构示意图；

图3是本发明实施例的线性延迟模块结构示意图。

具体实施方式

下面结合附图对本申请实施例进行详细描述。

需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本发明，对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

如图2所示，本发明实施例提供了一种线性可调死区时间产生电路，包括：第一去毛刺电路1和第二去毛刺电路2、第一下降沿检测器3、第二下降沿检测器4、第一反相器5、第二反相器6、第三反相器7和第四反相器8、或门9、线性延迟模块10、第一与门11和第二与门12；

第一输入信号INA连接所述第一去毛刺电路1，以消除较短时间的下降脉冲；所述第一去毛刺电路1的输出端连接所述第一下降沿检测器3的输入端、所述第一反相器5的输入端；第二输入信号INB连接所述第二去毛刺电路2，以消除较短时间的下降脉冲；所述第二去毛刺电路2的输出端连接所述第二下降沿检测器4的输入端、所述第三反相器7的输入端；所述第一下降沿检测器3和所述第二下降沿检测器4的输出端分别连接所述或门9的输入端，所述或门9的输出端连接所述线性延迟模块10的输入端，所述第一反相器5的输出端连接所述第二反相器6的输入端和所述第二与门12的第一输入端，所述第二反相器6的输出端连接所述第一与门11的第一输入端；所述第三反相器7的输出端连接所述第四反相器8的输入端和所述第一与门11的第二输入端，所述第四反相器8的输出端连接所述第二与门12的第二输入端，所述线性延迟模块10的输出端分别连接所述第一与门11的第三输入端和第二与门12的第三输入端。

如图3所示，所述线性延迟模块10包括运放13、第一NMOS管M1、第二NMOS管M2、第三NMOS管M10、电流镜电路、共源共栅电流镜、第一电阻R1、外接电阻R2、电容C₀、比较器14；所述运放13的同相输入端接参考电压，反相输入端连接所述第一NMOS管M1的源极和第一电阻R1的上端，所述运放13的输出端连接所述第一NMOS管M1和第二NMOS管M2的栅极，所述第二NMOS管M2的源极连接所述外接电阻R2的上端和所述比较器14的输入端，所述第一NMOS管M1和第二NMOS管M2的漏极连接所述电流镜电路，所述第二NMOS管M2的漏极连接所述共源共栅电流镜，所述第三NMOS管M10的栅极连接所述或门9的输出端，漏极连接所述电流镜电路、所述共源共栅电流镜、所述电容C₀的上极板以及所述比较器14的输入端，所述电容C₀的下极板、所述第三NMOS管M10的源极、所述第一电阻R1的下端和所述外接电阻R2的下端均接至参考地。

所述电流镜电路包括第一PMOS管M3、第二PMOS管M4、第三PMOS管M5，所述第一PMOS管M3的漏极、栅极和所述第二PMOS管M4的栅极、所述第三PMOS管M5的栅极均连接所述第一NMOS管M1的漏极，所述第一PMOS管M3、第二PMOS管M4、第三PMOS管M5的源极连接至电源，所述第二PMOS管M4的漏极连接所述第二NMOS管M2的漏极和所述共源共栅电流镜，所述第三PMOS管M5的漏极连接所述第三NMOS管M10的漏极和所述电容C₀的上极板。

进一步地，所述共源共栅电流镜包括第四NMOS管M6、第五NMOS管M7、第六NMOS管M8和第七NMOS管M9，所述第四NMOS管M6的漏极、栅极和所述第五NMOS管M7的栅极连接所述第二NMOS管M2和所述第二PMOS管M4的漏极，所述第四NMOS管M6的源极连接所述第六NMOS管M8的漏极、栅极和所述第七NMOS管M9的栅极，所述第六NMOS管M8和第七NMOS管M9的源极连接到参考地，所述第七NMOS管M9的漏极连接所述第五NMOS管M7的源极，所述第五NMOS管M7的漏极连接所述第三NMOS管M10的漏极、第三PMOS管M5的漏极、所述电容C₀的上极板和所述比较器14的输入端，所述比较器14的输出端，即延时输出，分别连接所述第一与门11和第二与门12。

本发明实施例利用闭环运放和共源共栅电流镜精确控制支路电流，使得死区时间只与外接电阻和充电电容有关，从而达到精确控制延迟时间的效果；另一方面，电容的充电电流与片外电阻呈线性关系，只要改变片外电阻的阻值，就可以对延迟时间实现宽范围的线性调节。

本发明的线性延迟模块具体原理如下：

如图3所示，本发明在通过运算放大器和精确的电流拷贝，从而获得精确的线性延迟。假设运算放大器的参考电压为Vref，由于运算放大器的作用流过第一电阻R1的电流为：

PMOS管M3、M4和M5组成了电流镜，所以流过M4和M5的电流也为I1。

若此时外接电阻R2的阻值小于第一电阻R1的阻值，则此时流过PMOS管M4的所有电流都流过NMOS管M2和外接电阻R2，而NMOS管M6、NMOS管M7、NMOS管M8和NMOS管M9上没有电流流过。此时外接电阻R2的电位为I1R2。当输入信号INA和INB的下降沿没有来临时，复位信号一直保持在低电平，此时NMOS管M10关断，电容C₀被充到一个高电位，比较器14的输出为高。直到INA或INB信号出现下降沿，复位信号将出现一个脉冲信号，该信号会把电容C₀的上极板电位拉至0，此时比较器14的输出变为0。此时，流过PMOS管M5的电流I1会给电容C₀充电，直到比较器14的输出重新变为高，这段充电的时间为

这段电容充电的时间，即是死区时间。从上式可以看出，在外接电阻R2小于第一电阻R1的情况下，死区时间只与外接电阻R2的阻值和电容C₀的容值有关。

另一种情况，当外接电阻R2的阻值大于第一电阻R1时，NMOS管M2会进入亚域区，将会有电流流过NMOS管M6、NMOS管M7、NMOS管M8和NMOS管M9。NMOS管M6、M7、M8和M9组成了共源共栅电流镜，保证了流过NMOS管M8的电流和流过NMOS管M9的电流保持一致。假设此时外接电阻R2不接地一端的电位为VDT，那么此时流过外接电阻R2的电流为：

当复位信号的脉冲来临时，此时给电容C₀的充电电流与流过外接电阻R2的电流相等。所以此时充电时间为

可以看出，无论是外接电阻R2的阻值是哪种情况，死区时间都可以得到相同的表达式，该时间只与外接电阻R2的阻值和电容C₀的容值相关，使得死区时间与电源电压无关。关于电容可以选择零温度系数的栅电容，而电阻R2又是外接电阻，基本可以实现死区时间与温度无关。而另一方面，只要改变外接电阻R2的阻值，就可以很方便地线性地调节死区时间。

在实际大规模应用中，由于芯片制造过程中的随机误差，芯片中各种器件的实际尺寸会有一定程度的随机偏差，使得芯片性能发生变化。对于死区时间来说，这种变化就会表现在死区时间的巨大偏移。对于一般的死区时间产生电路来说，延迟时间与这些MOSFET、电流偏置以及其寄生RC等息息相关，所以其随机误差较大，导致延迟时间偏差大。而本发明最终的死区时间只与电阻与电容相关，而外接片外电阻的阻值一般相当精确，且电容的面积可以做的比较大，而且其本身的偏差就很小，所以本发明死区时间具有非常高的片与片之间的一致性。

在集成电路的生产制造过程中，芯片会受到工艺角的影响，性能会有些偏差，反映到死区上面就是死区时间的偏差。与前面提到的随机误差不同，这里的偏差是整体性的，即整个批次的所有芯片都会朝同一个方向偏移。这是芯片领域无法解决的一个问题。为了抵消这种偏移的影响，通常采用修调的方式，对电路中的某些地方进行调节。因为本发明提出的死区时间只与外接电阻R2与电容C₀有关。而且，片外的外接电阻R2可以很方便地进行调节，由于死区时间与片外电阻呈线性关系，可以很好地控制死区时间，不至于使死区时间出现过长或过短的情况；另外，电容C₀也可以进行一些修调。所以，本发明所述死区时间可以简单的实现调节，且可范围宽的很好的控制死区时间。

综上，本发明提出了一种精准的线性死区时间产生电路，其死区时间与电源电压无关，与温度几乎无关，且片与片之间的偏差小，死区时间与外接电阻阻值呈线性相关，死区时间调节简单，调节范围广。

以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以权利要求的保护范围为准。

Claims (6)

1.一种线性可调死区时间产生电路，其特征在于，包括：第一下降沿检测器、第二下降沿检测器、或门、线性延迟模块、第一与门和第二与门；

第一输入信号连接所述第一下降沿检测器的输入端、所述第一与门的第一输入端和所述第二与门的第一输入端，第二输入信号连接所述第二下降沿检测器的输入端、所述第一与门的第二输入端和所述第二与门的第二输入端；所述第一下降沿检测器和所述第二下降沿检测器的输出端分别连接所述或门的输入端，所述或门的输出端连接所述线性延迟模块的输入端，所述线性延迟模块的输出端分别连接所述第一与门的第三输入端和第二与门的第三输入端；

所述线性延迟模块包括运放、第一NMOS管、第二NMOS管、第三NMOS管、电流镜电路、共源共栅电流镜、第一电阻、外接电阻、电容、比较器；所述运放的同相输入端接参考电压，反相输入端连接所述第一NMOS管的源极和第一电阻的上端，所述运放的输出端连接所述第一NMOS管和第二NMOS管的栅极，所述第二NMOS管的源极连接所述外接电阻的上端和所述比较器的输入端，所述第一NMOS管和第二NMOS管的漏极连接所述电流镜电路，所述第二NMOS管的漏极连接所述共源共栅电流镜，所述第三NMOS管的栅极连接所述或门的输出端，漏极连接所述电流镜电路、所述共源共栅电流镜、所述电容的上极板以及所述比较器的输入端，所述电容的下极板、所述第三NMOS管的源极、所述第一电阻的下端和所述外接电阻的下端均接至参考地。

2.根据权利要求1所述的线性可调死区时间产生电路，其特征在于，所述电流镜电路包括第一PMOS管、第二PMOS管、第三PMOS管，所述第一PMOS管的漏极、栅极和所述第二PMOS管的栅极、所述第三PMOS管的栅极均连接所述第一NMOS管的漏极，所述第一PMOS管、第二PMOS管、第三PMOS管的源极连接至电源，所述第二PMOS管的漏极连接所述第二NMOS管的漏极和所述共源共栅电流镜，所述第三PMOS管的漏极连接所述第三NMOS管的漏极和所述电容的上极板。

3.根据权利要求2所述的线性可调死区时间产生电路，其特征在于，所述共源共栅电流镜包括第四NMOS管、第五NMOS管、第六NMOS管和第七NMOS管，所述第四NMOS管的漏极、栅极和所述第五NMOS管的栅极连接所述第二NMOS管和所述第二PMOS管的漏极，所述第四NMOS管的源极连接所述第六NMOS管的漏极、栅极和所述第七NMOS管的栅极，所述第六NMOS管和第七NMOS管的源极连接到参考地，所述第七NMOS管的漏极连接所述第五NMOS管的源极，所述第五NMOS管的漏极连接所述第三NMOS管的漏极、第三PMOS管的漏极、所述电容的上极板和所述比较器的输入端，所述比较器的输出端分别连接所述第一与门和第二与门。

4.根据权利要求1所述的线性可调死区时间产生电路，其特征在于，所述电容采用零温度系数的栅电容。

5.根据权利要求1所述的线性可调死区时间产生电路，其特征在于，还包括第一去毛刺电路和第二去毛刺电路，用于消除短时间的下降脉冲；所述第一去毛刺电路连接在第一输入信号和所述第一下降沿检测器的输入端之间，所述第二去毛刺电路连接在第二输入信号和所述第二下降沿检测器的输入端之间。

6.根据权利要求5所述的线性可调死区时间产生电路，其特征在于，还包括信号缓冲电路，所述信号缓冲电路包括第一反相器、第二反相器、第三反相器和第四反相器，

所述第一反相器的输入端连接所述第一去毛刺电路的输出端，所述第一反相器的输出端连接所述第二反相器的输入端和所述第二与门的第一输入端，所述第二反相器的输出端连接所述第一与门的第一输入端；

所述第三反相器的输入端连接所述第二去毛刺电路的输出端，所述第三反相器的输出端连接所述第四反相器的输入端和所述第一与门的第二输入端，所述第四反相器的输出端连接所述第二与门的第二输入端。

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