JPH0834609B2 - 広帯域信号結合装置 - Google Patents
広帯域信号結合装置Info
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- JPH0834609B2 JPH0834609B2 JP62253449A JP25344987A JPH0834609B2 JP H0834609 B2 JPH0834609 B2 JP H0834609B2 JP 62253449 A JP62253449 A JP 62253449A JP 25344987 A JP25344987 A JP 25344987A JP H0834609 B2 JPH0834609 B2 JP H0834609B2
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- transistor
- signal
- matrix
- input
- transistors
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q3/00—Selecting arrangements
- H04Q3/42—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker
- H04Q3/52—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker using static devices in switching stages, e.g. electronic switching arrangements
- H04Q3/521—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker using static devices in switching stages, e.g. electronic switching arrangements using semiconductors in the switching stages
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356017—Bistable circuits using additional transistors in the input circuit
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356086—Bistable circuits with additional means for controlling the main nodes
- H03K3/356095—Bistable circuits with additional means for controlling the main nodes with synchronous operation
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Electronic Switches (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Amplifiers (AREA)
- Networks Using Active Elements (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、入力線と出力線との各交点により形成され
る結合点がマトリックス状に配置され、各結合点は結合
要素対を有し、マトリックス入力線はそれぞれ２つの信
号線により形成され、その両信号線により入力ディジタ
ル信号回路の２つの互いに相補性のディジタル信号状態
を有する相補性出力端に接続され、マトリックス出力線
はそれぞれ２つの信号線により形成され、その両信号線
により差増幅器で形成された出力増幅器回路の両信号入
力端に接続され、各結合点において各マトリックス入力
線は結合要素対を介して各マトリックス出力線と結合さ
れ得るようになっている広帯域信号結合装置に関する。
る結合点がマトリックス状に配置され、各結合点は結合
要素対を有し、マトリックス入力線はそれぞれ２つの信
号線により形成され、その両信号線により入力ディジタ
ル信号回路の２つの互いに相補性のディジタル信号状態
を有する相補性出力端に接続され、マトリックス出力線
はそれぞれ２つの信号線により形成され、その両信号線
により差増幅器で形成された出力増幅器回路の両信号入
力端に接続され、各結合点において各マトリックス入力
線は結合要素対を介して各マトリックス出力線と結合さ
れ得るようになっている広帯域信号結合装置に関する。
通信技術の最近の開発は、加入者線の範囲の伝送媒体
として特に64kbit/sディジタル電話のような狭帯域通信
サービスも特に140Mbit/sテレビ電話のような広帯域通
信サービスも可能な光導波路が設けられている狭帯域お
よび広帯域通信サービスのための総合サービス網を構成
する伝送および交換システムに至っている。しかし、そ
の際に交換局には（好ましくは共通の制御装置を有す
る）狭帯域信号結合装置および広帯域信号結合装置が相
並んで設けられている（ドイツ連邦共和国特許第242100
2号明細書参照）。
として特に64kbit/sディジタル電話のような狭帯域通信
サービスも特に140Mbit/sテレビ電話のような広帯域通
信サービスも可能な光導波路が設けられている狭帯域お
よび広帯域通信サービスのための総合サービス網を構成
する伝送および交換システムに至っている。しかし、そ
の際に交換局には（好ましくは共通の制御装置を有す
る）狭帯域信号結合装置および広帯域信号結合装置が相
並んで設けられている（ドイツ連邦共和国特許第242100
2号明細書参照）。
結合点が時分割多重化によりそれぞれ多数の接続のた
めに利用される広帯域信号−時分割多重化−結合装置と
関連して、それぞれ２つの導線を、双安定Ｄマルチバイ
ブレータとして形成された結合点個別のメモリセルによ
りスイッチオンおよびスイッチオフされるゲート要素に
より接続することは知られている。その際に、クロック
入力端に相応のクロック信号を供給されるこれらの結合
点個別のメモリセルは１つの座標方向のみに、詳細には
そのＤ入力端において駆動される（プファンシュミット
（Pfannschmidt）著“広帯域ディジタル信号に対する結
合回路網の動作速度限界（Arbeitsgeschwindigkeitsgre
nzen von Koppelnetzwerken fr Breitband-Digitalsi
gnale）”、学位論文、ブラウンシュバイク、1978年、
第6.7図および第6.4図）。140Mbit/sのビット速度にお
いて到達可能な約４ないし８の時分割多重化ファクタお
よびその際に必要な回路テクノロジーを考慮に入れて、
現在広帯域信号の交換のためには、個々の結合点を介し
て導通される接続がもっぱら空間的に互いに隔てられて
いる純粋な空間結合装置が有利とされている。
めに利用される広帯域信号−時分割多重化−結合装置と
関連して、それぞれ２つの導線を、双安定Ｄマルチバイ
ブレータとして形成された結合点個別のメモリセルによ
りスイッチオンおよびスイッチオフされるゲート要素に
より接続することは知られている。その際に、クロック
入力端に相応のクロック信号を供給されるこれらの結合
点個別のメモリセルは１つの座標方向のみに、詳細には
そのＤ入力端において駆動される（プファンシュミット
（Pfannschmidt）著“広帯域ディジタル信号に対する結
合回路網の動作速度限界（Arbeitsgeschwindigkeitsgre
nzen von Koppelnetzwerken fr Breitband-Digitalsi
gnale）”、学位論文、ブラウンシュバイク、1978年、
第6.7図および第6.4図）。140Mbit/sのビット速度にお
いて到達可能な約４ないし８の時分割多重化ファクタお
よびその際に必要な回路テクノロジーを考慮に入れて、
現在広帯域信号の交換のためには、個々の結合点を介し
て導通される接続がもっぱら空間的に互いに隔てられて
いる純粋な空間結合装置が有利とされている。
純粋な広帯域信号−空間結合装置は、入力増幅器およ
び出力増幅器を設けられているC-MOS技術による結合点
マトリックスとして構成されており、それらの結合点で
結合要素がそれぞれデコーダ制御される結合点個別の保
持メモリセルにより制御され、その際に結合要素はそれ
ぞれC-MOSトランスファゲート（C-MOSトランスミッショ
ンゲート）として構成されており（ISS′84コンフェレ
ンス・ペーパー23C1、第９図）、純粋な空間結合マトリ
ックスの結合点個別の保持メモリセルは行デコーダおよ
び列デコーダからそれぞれ行または列個別の駆動線を介
して２つの座標内で駆動される（プファンシュミット、
前出、第6.4図）。
び出力増幅器を設けられているC-MOS技術による結合点
マトリックスとして構成されており、それらの結合点で
結合要素がそれぞれデコーダ制御される結合点個別の保
持メモリセルにより制御され、その際に結合要素はそれ
ぞれC-MOSトランスファゲート（C-MOSトランスミッショ
ンゲート）として構成されており（ISS′84コンフェレ
ンス・ペーパー23C1、第９図）、純粋な空間結合マトリ
ックスの結合点個別の保持メモリセルは行デコーダおよ
び列デコーダからそれぞれ行または列個別の駆動線を介
して２つの座標内で駆動される（プファンシュミット、
前出、第6.4図）。
しかし、逆に、結合点個別のアドレスデコーダ要素
（論理要素）を結合点マトリックス自体のなかに集積す
ることも可能であり、その際にこれらのアドレスデコー
ダ要素は外部の、すなわち本来の結合点マトリックスの
外に配置されているアドレスレジスタから結合点アドレ
スを与えられる（たとえばクンツェ（Kunze）：『TIDE
S:時分割電子交換の新しい構想（A New Concept In Tim
e Division Electronic Switching）』、Communication
s prsentes au COLLOQUE INTERNATIONAL de COMMUT
ATION ELECTRONIQUE、パリー、1966、EDITIONS CHIRO
N、第301〜312頁、第４図および第５図参照）。
（論理要素）を結合点マトリックス自体のなかに集積す
ることも可能であり、その際にこれらのアドレスデコー
ダ要素は外部の、すなわち本来の結合点マトリックスの
外に配置されているアドレスレジスタから結合点アドレ
スを与えられる（たとえばクンツェ（Kunze）：『TIDE
S:時分割電子交換の新しい構想（A New Concept In Tim
e Division Electronic Switching）』、Communication
s prsentes au COLLOQUE INTERNATIONAL de COMMUT
ATION ELECTRONIQUE、パリー、1966、EDITIONS CHIRO
N、第301〜312頁、第４図および第５図参照）。
また（FERNSEH-UND KINO-TECHNIK 38（1984）４、第1
37〜143頁、第３図ないし第５図から）ECL技術による結
合点マトリックスを有する広帯域信号−結合装置であっ
て、それぞれ２つの信号線により形成されたマトリック
ス入力線を有し、それらが一方ではそれぞれ１つの行−
入力増幅器の２つの相補性出力端に接続されており、ま
た他方では結合点を介して同じくそれぞれ２つの信号線
により形成されたマトリックス出力線と接続可能であ
り、それらがそれぞれ１つの差増幅器により形成された
１つの列−出力増幅器の両信号入力端に通じている広帯
域信号−結合装置は公知である。その際、結合点はCML
（電流モード論理）とも呼ばれるバイポーラ電流スイッ
チ技術により構成されており、その結果として、１つの
導通信号又は阻止信号により切換可能な１つの電流源か
ら供給される電流がマトリックス入力信号に応じて、２
つのエミッタ結合されたトランジスタにより形成された
差増幅器の一方または他方の枝路に切換えられる。正確
に等しい寸法の２つの追加的なトランジスタを必要とす
る１つの中和回路により、１つのこのような結合点の阻
止状態でコレクタ−ベース−ダイオードの障壁キャパシ
タンスを介して出力端に達し得る妨害信号を減衰させ
る。
37〜143頁、第３図ないし第５図から）ECL技術による結
合点マトリックスを有する広帯域信号−結合装置であっ
て、それぞれ２つの信号線により形成されたマトリック
ス入力線を有し、それらが一方ではそれぞれ１つの行−
入力増幅器の２つの相補性出力端に接続されており、ま
た他方では結合点を介して同じくそれぞれ２つの信号線
により形成されたマトリックス出力線と接続可能であ
り、それらがそれぞれ１つの差増幅器により形成された
１つの列−出力増幅器の両信号入力端に通じている広帯
域信号−結合装置は公知である。その際、結合点はCML
（電流モード論理）とも呼ばれるバイポーラ電流スイッ
チ技術により構成されており、その結果として、１つの
導通信号又は阻止信号により切換可能な１つの電流源か
ら供給される電流がマトリックス入力信号に応じて、２
つのエミッタ結合されたトランジスタにより形成された
差増幅器の一方または他方の枝路に切換えられる。正確
に等しい寸法の２つの追加的なトランジスタを必要とす
る１つの中和回路により、１つのこのような結合点の阻
止状態でコレクタ−ベース−ダイオードの障壁キャパシ
タンスを介して出力端に達し得る妨害信号を減衰させ
る。
ECL技術は高い動作速度、（中程度の）高い集積度お
よび（中程度の）高い損失電力のような特性を有する。
それにくらべてFET技術は、動作速度は中程度であるけ
れども、集積度が非常に高くまた損失電力が非常に低い
点で優れている。これらの２つの特徴があるので、これ
までバイポーラ技術によっていた速度範囲にもFET技術
による集積回路を使用可能にしようという努力がなされ
ている。
よび（中程度の）高い損失電力のような特性を有する。
それにくらべてFET技術は、動作速度は中程度であるけ
れども、集積度が非常に高くまた損失電力が非常に低い
点で優れている。これらの２つの特徴があるので、これ
までバイポーラ技術によっていた速度範囲にもFET技術
による集積回路を使用可能にしようという努力がなされ
ている。
本発明の目的は、ECL技術を回避して、特に動作速度
が高く、しかも集積度が高くまた損失電力が小さい広帯
域信号−結合装置を提供することである。
が高く、しかも集積度が高くまた損失電力が小さい広帯
域信号−結合装置を提供することである。
この目的を達成するため、本発明によれば、入力線と
出力線との各交点により形成される結合点がマトリック
ス状に配置され、各結合点は結合要素対を有し、マトリ
ックス入力線はそれぞれ２つの信号線により形成され、
その両信号線により入力ディジタル信号回路の２つの互
いに相補性のディジタル信号状態を有する相補性出力端
に接続され、マトリックス出力線はそれぞれ２つの信号
線により形成され、その両信号線により差増幅器で形成
された出力増幅器回路の両信号入力端に接続され、各結
合点において各マトリックス入力線は結合要素対を介し
て各マトリックス出力線と結合され得るようになってい
る広帯域信号結合装置において、電界効果トランジスタ
により形成される結合点マトリックスにおいて、結合点
に設けられた結合要素対はそれぞれスイッチ−トランジ
スタと入力トランジスタとにより形成された直列回路の
対を有し、それぞれ各入力トランジスタの第１の主電極
はスイッチ−トランジスタの一方の主電極と接続され、
それぞれ両入力トランジスタの第２の主電極は走査トラ
ンジスタを介して動作電圧源の一方の端子と接続され、
動作電圧源の他方の端子と各マトリックス出力線の両信
号線がそれぞれ予充電トランジスタを介して接続され、
マトリックス入力線の両信号線に接続された両入力トラ
ンジスタの制御電極は結合要素対の結合入力端を形成
し、同時に制御電極に導通信号又は阻止信号を加えられ
るスイッチ−トランジスタはそれぞれ他方の主電極によ
りマトリックス出力線の一方又は他方の信号線に接続さ
れ、マトリックス出力線は２つの信号状態の間で跳躍的
に状態変化を行う出力差増幅器を備え、予充電トランジ
スタの制御電極及び走査トランジスタの制御電極は２つ
の逆向きのクロック入力端を形成し、クロック入力端は
ビット導通時間を前段相と導通相とに分割するスイッチ
ングマトリックス駆動クロック信号のスイッチングマト
リックス駆動クロック信号線と接続され、各前段相にお
いて走査トランジスタの阻止時マトリックス出力線の両
信号線が各予充電トランジスタを介してほぼ動作電圧源
の他方の端子の電位に充電される。
出力線との各交点により形成される結合点がマトリック
ス状に配置され、各結合点は結合要素対を有し、マトリ
ックス入力線はそれぞれ２つの信号線により形成され、
その両信号線により入力ディジタル信号回路の２つの互
いに相補性のディジタル信号状態を有する相補性出力端
に接続され、マトリックス出力線はそれぞれ２つの信号
線により形成され、その両信号線により差増幅器で形成
された出力増幅器回路の両信号入力端に接続され、各結
合点において各マトリックス入力線は結合要素対を介し
て各マトリックス出力線と結合され得るようになってい
る広帯域信号結合装置において、電界効果トランジスタ
により形成される結合点マトリックスにおいて、結合点
に設けられた結合要素対はそれぞれスイッチ−トランジ
スタと入力トランジスタとにより形成された直列回路の
対を有し、それぞれ各入力トランジスタの第１の主電極
はスイッチ−トランジスタの一方の主電極と接続され、
それぞれ両入力トランジスタの第２の主電極は走査トラ
ンジスタを介して動作電圧源の一方の端子と接続され、
動作電圧源の他方の端子と各マトリックス出力線の両信
号線がそれぞれ予充電トランジスタを介して接続され、
マトリックス入力線の両信号線に接続された両入力トラ
ンジスタの制御電極は結合要素対の結合入力端を形成
し、同時に制御電極に導通信号又は阻止信号を加えられ
るスイッチ−トランジスタはそれぞれ他方の主電極によ
りマトリックス出力線の一方又は他方の信号線に接続さ
れ、マトリックス出力線は２つの信号状態の間で跳躍的
に状態変化を行う出力差増幅器を備え、予充電トランジ
スタの制御電極及び走査トランジスタの制御電極は２つ
の逆向きのクロック入力端を形成し、クロック入力端は
ビット導通時間を前段相と導通相とに分割するスイッチ
ングマトリックス駆動クロック信号のスイッチングマト
リックス駆動クロック信号線と接続され、各前段相にお
いて走査トランジスタの阻止時マトリックス出力線の両
信号線が各予充電トランジスタを介してほぼ動作電圧源
の他方の端子の電位に充電される。
本発明によれば、FET技術に保たれている結合点マト
リックスと結び付けられている利点に追加して、一方で
は、阻止されている結合点において、追加的な減衰対策
なしでも有害な信号が結合点を介してマトリックス出力
端に到達せず、また他方において、導通している結合点
において、ビット導通の際に場合によっては行われるマ
トリックス出力線の再充電が（差増幅器の跳躍点に隣接
するしきい値の超過に相応する）小さい再充電によっ
て、従ってまた相応に迅速に、結合装置の出力端に生ず
る、導通されるディジタル信号の一方の信号状態から他
方の信号状態への一義的な移行によって行われるという
利点が得られる。本発明においては対になった入力線、
結合要素、出力線と、跳躍特性を有する出力差増幅器と
により、差信号の導通を可能にし、結合装置の特に高い
動作速度を得ることができる。
リックスと結び付けられている利点に追加して、一方で
は、阻止されている結合点において、追加的な減衰対策
なしでも有害な信号が結合点を介してマトリックス出力
端に到達せず、また他方において、導通している結合点
において、ビット導通の際に場合によっては行われるマ
トリックス出力線の再充電が（差増幅器の跳躍点に隣接
するしきい値の超過に相応する）小さい再充電によっ
て、従ってまた相応に迅速に、結合装置の出力端に生ず
る、導通されるディジタル信号の一方の信号状態から他
方の信号状態への一義的な移行によって行われるという
利点が得られる。本発明においては対になった入力線、
結合要素、出力線と、跳躍特性を有する出力差増幅器と
により、差信号の導通を可能にし、結合装置の特に高い
動作速度を得ることができる。
又ビット導通の際に場合によっては行われるマトリッ
クス出力線の再充電が常に一方の信号状態に相応する１
つの動作電位から出発して１つの再充電方向のみに行わ
れ、従って既に（この動作電位値に隣接するしきいの上
方超過に相応する）小さい再充電により、従ってまた相
応に迅速に一方の信号状態から他方の信号状態への導通
されるディジタル信号の一義的な移行によって行われる
という利点が得られる。
クス出力線の再充電が常に一方の信号状態に相応する１
つの動作電位から出発して１つの再充電方向のみに行わ
れ、従って既に（この動作電位値に隣接するしきいの上
方超過に相応する）小さい再充電により、従ってまた相
応に迅速に一方の信号状態から他方の信号状態への導通
されるディジタル信号の一義的な移行によって行われる
という利点が得られる。
C-MOS技術による結合点マトリックスの実現の際に、
結合要素がC-MOSトランスファゲートおよび（または）C
-MOSインバータにより形成されている結合点マトリック
スと比較して、本発明の実施態様においてスイッチ−ト
ランジスタ、プリスイッチ−トランジスタおよび走査ト
ランジスタがｎチャネル−トランジスタであり、ｐチャ
ネル−トランジスタは、使用されるとしても、予充電ト
ランジスタのみに使用されるならば、作動速度を一層高
くすることができる。より高い固有抵抗のためにより大
きい占有面積を必要とするｐチャネル−トランジスタ
は、使用されるとしても、結合点個別にではなくマトリ
ックス出力線個別に使用される。相応にわずかな占有場
所および相応にわずかな回路キャパシタンスで結合点マ
トリックスを実現することは集積の際に特に有意義であ
る。結合点マトリックスの損失電力は主としてマトリッ
クス線に与えるべき充電電力であるので、マトリックス
出力線の容量性負荷が減少すれば、再充電時間とならん
で全所要電力も減少する。
結合要素がC-MOSトランスファゲートおよび（または）C
-MOSインバータにより形成されている結合点マトリック
スと比較して、本発明の実施態様においてスイッチ−ト
ランジスタ、プリスイッチ−トランジスタおよび走査ト
ランジスタがｎチャネル−トランジスタであり、ｐチャ
ネル−トランジスタは、使用されるとしても、予充電ト
ランジスタのみに使用されるならば、作動速度を一層高
くすることができる。より高い固有抵抗のためにより大
きい占有面積を必要とするｐチャネル−トランジスタ
は、使用されるとしても、結合点個別にではなくマトリ
ックス出力線個別に使用される。相応にわずかな占有場
所および相応にわずかな回路キャパシタンスで結合点マ
トリックスを実現することは集積の際に特に有意義であ
る。結合点マトリックスの損失電力は主としてマトリッ
クス線に与えるべき充電電力であるので、マトリックス
出力線の容量性負荷が減少すれば、再充電時間とならん
で全所要電力も減少する。
次に本発明を図面に示す実施例につき更に詳細に説明す
る。
る。
第１図には、本発明を理解するために必要な範囲で、
本発明による広帯域信号−空間結合装置の概要が示され
ている。１つの結合点マトリックスの列線s1…sj…snに
通ずる入力端e1…ej…enには入力ディジタル信号回路E1
…Ej…Enが設けられており、結合点マトリックスの行線
z1…zi…zmが接続されている出力端a1…ai…amには出力
増幅器回路A1…Ai…Amが設けられている。結合点マトリ
ックスは結合点KP11…KPij…KPmnを有し、それらの結合
要素は、１つの結合要素Kijの結合点KPijに関して詳細
に説明するように、それぞれ１つの制御入力端ｓにおい
て１つの（図示されていない）アドレスデコーダ要素ま
たは保持メモリセル要素により制御されていてよい。こ
れについてこれ以上詳細に説明する必要はない。なぜな
らば、冒頭に既に述べたように、結合要素のこのような
駆動の仕方は一般に知られており、また相応の説明が既
に他の文献でなされているからである（ドイツ連邦共和
国特許出願公開第3631634号明細書）。
本発明による広帯域信号−空間結合装置の概要が示され
ている。１つの結合点マトリックスの列線s1…sj…snに
通ずる入力端e1…ej…enには入力ディジタル信号回路E1
…Ej…Enが設けられており、結合点マトリックスの行線
z1…zi…zmが接続されている出力端a1…ai…amには出力
増幅器回路A1…Ai…Amが設けられている。結合点マトリ
ックスは結合点KP11…KPij…KPmnを有し、それらの結合
要素は、１つの結合要素Kijの結合点KPijに関して詳細
に説明するように、それぞれ１つの制御入力端ｓにおい
て１つの（図示されていない）アドレスデコーダ要素ま
たは保持メモリセル要素により制御されていてよい。こ
れについてこれ以上詳細に説明する必要はない。なぜな
らば、冒頭に既に述べたように、結合要素のこのような
駆動の仕方は一般に知られており、また相応の説明が既
に他の文献でなされているからである（ドイツ連邦共和
国特許出願公開第3631634号明細書）。
マトリックス入力線（列線）は、第１図中に１つの非
反転出力端および１つの反転出力端を有する増幅器とし
て、すなわちいわゆる差−線路ドライバとして示されて
いるそれぞれの付属の入力ディジタル回路E1、…Ej、…
Enの相補性（差）出力端に接続されているそれぞれ２つ
の信号線s1′、s1″；…sj′、sj″；…sn′、sn″によ
り形成されている。こうして入力側で入力ディジタル回
路E1、…Ej、…Enの相補性出力端から出発するマトリッ
クス入力線（列線）s1′、s1″；…sj′、sj″；…;s
n′、sn″は他方では、結合要素対（第１図中の結合点K
PijではKij）により形成される結合点KP11、…、KPij、
…KPnmを介してマトリックス出力線（行線）と接続され
ている。マトリックス出力線（行線）は同じくそれぞれ
２つの信号線z1′、z1″；…;zi′、zi″；…;zm′、z
m″により形成されており、またこれらの信号線により
それぞれ、跳躍特性を有する１つの差増幅器により形成
された出力増幅器回路A1、…Ai、…、Amに通じている。
反転出力端および１つの反転出力端を有する増幅器とし
て、すなわちいわゆる差−線路ドライバとして示されて
いるそれぞれの付属の入力ディジタル回路E1、…Ej、…
Enの相補性（差）出力端に接続されているそれぞれ２つ
の信号線s1′、s1″；…sj′、sj″；…sn′、sn″によ
り形成されている。こうして入力側で入力ディジタル回
路E1、…Ej、…Enの相補性出力端から出発するマトリッ
クス入力線（列線）s1′、s1″；…sj′、sj″；…;s
n′、sn″は他方では、結合要素対（第１図中の結合点K
PijではKij）により形成される結合点KP11、…、KPij、
…KPnmを介してマトリックス出力線（行線）と接続され
ている。マトリックス出力線（行線）は同じくそれぞれ
２つの信号線z1′、z1″；…;zi′、zi″；…;zm′、z
m″により形成されており、またこれらの信号線により
それぞれ、跳躍特性を有する１つの差増幅器により形成
された出力増幅器回路A1、…Ai、…、Amに通じている。
このような跳躍特性を有する差増幅器は、原理的に
（|a|米国電気電子学会雑誌固体回路編（IEEE Journal
of Solid-State Circuits、1973年10月、第319〜323
頁、第６図から）知られており、また種々の変形がたと
えば|b|ドイツ連邦共和国特許出願公開第2422136号明細
書、第３（16′）図および|c|ドイツ連邦共和国特許出
願公開第2608119号明細書、第５図から知られているよ
うな、いわゆるゲーテッド・フリップフロップにより実
現可能であり、その際にそこに設けられている対称トラ
ンジスタ（文献|a|および|b|中）はそこに設けられてい
る予充電トランジスタ（文献|b|中）または負荷トラン
ジスタ（文献|c|中）と同じくｐチャネルトランジスタ
として構成されていることが目的にかなっている。
（|a|米国電気電子学会雑誌固体回路編（IEEE Journal
of Solid-State Circuits、1973年10月、第319〜323
頁、第６図から）知られており、また種々の変形がたと
えば|b|ドイツ連邦共和国特許出願公開第2422136号明細
書、第３（16′）図および|c|ドイツ連邦共和国特許出
願公開第2608119号明細書、第５図から知られているよ
うな、いわゆるゲーテッド・フリップフロップにより実
現可能であり、その際にそこに設けられている対称トラ
ンジスタ（文献|a|および|b|中）はそこに設けられてい
る予充電トランジスタ（文献|b|中）または負荷トラン
ジスタ（文献|c|中）と同じくｐチャネルトランジスタ
として構成されていることが目的にかなっている。
第５図による実施例では、このような出力増幅器回路
A1、…Ai、…、Amの跳躍特性を示す差増幅器は先ず、２
つの交叉接続されたCMOSインバータ回路Tpb′、Tnb′;T
pb″、Tnb″を有する１つの双安定跳躍回路Ｂ（このよ
うな回路として常に有効には接続されていない）を有
し、それらの２つの出力端ai′およびai″には一方の供
給電位源UDDも同時に同じくクロック信号により制御さ
れる一方のチャネル形式の２つのスイッチングトランジ
スタ、実施例ではｐチャネル（ディプレッション−）ト
ランジスタTp′およびTp″を介して接続可能である。他
方のチャネルの２つのトランジスタ、実施例ではｎチャ
ネル（エンハンスメント−）トランジスタTnb′およびT
nb″と他方の供給電位源USSとの間には、これらのトラ
ンジスタTnb′、Tnb″と供給電位源USSとの間に挿入さ
れた同一形式のトランジスタTn′、Tn″と、これらの２
つのトランジスタTn′、Tn″に並列に接続されておりそ
れぞれ入力信号または否定された入力信号により制御さ
れる同一形式の１つのMOSトランジスタTnz′またはTn
z″とクロック信号により制御される同一形式の１つのM
OSトランジスタTnt′またはTnt″とから成る２つの直列
回路とを有する１つの駆動回路Ｃが挿入されている。２
つの交叉接続されたC-MOSインバータ回路Tpb′、Tnb′
およびTpb″、Tnb″の２つの接続点ｖ′とｖ″と（対称
に設計された）駆動回路Ｃとの間には、同一形式の１つ
のトランジスタTnが挿入されており、それを介して２つ
の交叉接続されたC-MOSインバータ回路が双安定跳躍回
路として相互接続され得る。第５図に示されている跳躍
特性を有する差増幅器の動作電圧端子UDDには、動作電
位端子USS（接地）に与えられている電位にくらべてた
とえば＋5Vの供給電位が供給され得る。
A1、…Ai、…、Amの跳躍特性を示す差増幅器は先ず、２
つの交叉接続されたCMOSインバータ回路Tpb′、Tnb′;T
pb″、Tnb″を有する１つの双安定跳躍回路Ｂ（このよ
うな回路として常に有効には接続されていない）を有
し、それらの２つの出力端ai′およびai″には一方の供
給電位源UDDも同時に同じくクロック信号により制御さ
れる一方のチャネル形式の２つのスイッチングトランジ
スタ、実施例ではｐチャネル（ディプレッション−）ト
ランジスタTp′およびTp″を介して接続可能である。他
方のチャネルの２つのトランジスタ、実施例ではｎチャ
ネル（エンハンスメント−）トランジスタTnb′およびT
nb″と他方の供給電位源USSとの間には、これらのトラ
ンジスタTnb′、Tnb″と供給電位源USSとの間に挿入さ
れた同一形式のトランジスタTn′、Tn″と、これらの２
つのトランジスタTn′、Tn″に並列に接続されておりそ
れぞれ入力信号または否定された入力信号により制御さ
れる同一形式の１つのMOSトランジスタTnz′またはTn
z″とクロック信号により制御される同一形式の１つのM
OSトランジスタTnt′またはTnt″とから成る２つの直列
回路とを有する１つの駆動回路Ｃが挿入されている。２
つの交叉接続されたC-MOSインバータ回路Tpb′、Tnb′
およびTpb″、Tnb″の２つの接続点ｖ′とｖ″と（対称
に設計された）駆動回路Ｃとの間には、同一形式の１つ
のトランジスタTnが挿入されており、それを介して２つ
の交叉接続されたC-MOSインバータ回路が双安定跳躍回
路として相互接続され得る。第５図に示されている跳躍
特性を有する差増幅器の動作電圧端子UDDには、動作電
位端子USS（接地）に与えられている電位にくらべてた
とえば＋5Vの供給電位が供給され得る。
第５図に概要を示されている跳躍特性を有する差増幅
器の作動の仕方を説明する前に、結合要素対…Kij…の
作動の仕方を説明しておく。
器の作動の仕方を説明する前に、結合要素対…Kij…の
作動の仕方を説明しておく。
結合要素対…Kij…が回路技術的にどのように実現さ
れ得るかが第２図、第３図および第４図に示されてい
る。それぞれ制御電極に１つの導通信号または阻止信号
を与えられまた１つの主電極で付属のマトリックス出力
線の一方または他方の信号線zi′、zi″に接続されてい
るそれぞれ２つのスイッチ−トランジスタTnk′、Tnk″
により形成される結合要素対…Kij…は、それぞれ１つ
のスイッチ−トランジスタTnk′、Tnk″と共に１つの直
列回路を形成するそれぞれ２つのプリスイッチ−トラン
ジスタTne′およびTne″を有し、これらのプリスイッチ
−トランジスタはそれぞれ制御電極で付属のマトリック
ス入力線（列線）…sj…の一方の信号線sj′または他方
の信号線sj″に接続されており、またそれらの直列回路
と反対側の主電極は１つの走査トランジスタTna（すな
わち第２図中のTnaijまたは第３図中のTnajまたは第４
図中のTnai）を介して動作電圧源の一方の端子USS（接
地）と接続されている。動作電圧源の他方の端子UDDと
はそれぞれのマトリックス出力線（行線）…zi…の両信
号線（zi′、zi″）が１つの予充電トランジスタTpi′
またはTpi″を介して接続されている。
れ得るかが第２図、第３図および第４図に示されてい
る。それぞれ制御電極に１つの導通信号または阻止信号
を与えられまた１つの主電極で付属のマトリックス出力
線の一方または他方の信号線zi′、zi″に接続されてい
るそれぞれ２つのスイッチ−トランジスタTnk′、Tnk″
により形成される結合要素対…Kij…は、それぞれ１つ
のスイッチ−トランジスタTnk′、Tnk″と共に１つの直
列回路を形成するそれぞれ２つのプリスイッチ−トラン
ジスタTne′およびTne″を有し、これらのプリスイッチ
−トランジスタはそれぞれ制御電極で付属のマトリック
ス入力線（列線）…sj…の一方の信号線sj′または他方
の信号線sj″に接続されており、またそれらの直列回路
と反対側の主電極は１つの走査トランジスタTna（すな
わち第２図中のTnaijまたは第３図中のTnajまたは第４
図中のTnai）を介して動作電圧源の一方の端子USS（接
地）と接続されている。動作電圧源の他方の端子UDDと
はそれぞれのマトリックス出力線（行線）…zi…の両信
号線（zi′、zi″）が１つの予充電トランジスタTpi′
またはTpi″を介して接続されている。
その際に、同じく第２図に示されているように、それ
ぞれ１つの結合要素対個別の走査トランジスタTnaijが
設けられていてよい。しかし、代替的に、第３図に示さ
れているように、それぞれ１つの同じマトリックス入力
線（列線）…sj…に位置するすべての結合要素対に対し
て１つの共通の、従ってまたマトリックス入力線個別の
走査トランジスタ（第３図中のTnaj）が設けられていて
もよいし、第４図に示されているように、それぞれ１つ
の同じマトリックス出力線（行線）…zi…に位置するす
べての結合要素対に対して１つの共通の、従ってまたマ
トリックス出力線個別の走査トランジスタ（第４図中の
Tnai）が設けられていてもよい。
ぞれ１つの結合要素対個別の走査トランジスタTnaijが
設けられていてよい。しかし、代替的に、第３図に示さ
れているように、それぞれ１つの同じマトリックス入力
線（列線）…sj…に位置するすべての結合要素対に対し
て１つの共通の、従ってまたマトリックス入力線個別の
走査トランジスタ（第３図中のTnaj）が設けられていて
もよいし、第４図に示されているように、それぞれ１つ
の同じマトリックス出力線（行線）…zi…に位置するす
べての結合要素対に対して１つの共通の、従ってまたマ
トリックス出力線個別の走査トランジスタ（第４図中の
Tnai）が設けられていてもよい。
同じく第２図ないし第４図にしめされているように、
CMOS技術による結合マトリックスでは、スイッチ−トラ
ンジスタTnk、入力トランジスタTneおよび走査トランジ
スタTnaはｎチャネル−トランジスタ、また予充電トラ
ンジスタTpiはｐチャネル−トランジスタであってよ
い。
CMOS技術による結合マトリックスでは、スイッチ−トラ
ンジスタTnk、入力トランジスタTneおよび走査トランジ
スタTnaはｎチャネル−トランジスタ、また予充電トラ
ンジスタTpiはｐチャネル−トランジスタであってよ
い。
予充電トランジスタTpiおよび走査トランジスタTnaは
互いに逆向きにそれぞれ制御電極に、第６図中に行Ｔに
示されているように、１ビット導通時間を第６図中央に
示されている仕方で１つの前段相pvおよび１つの主相ph
に分割する１つのクロックＴを与えられる。
互いに逆向きにそれぞれ制御電極に、第６図中に行Ｔに
示されているように、１ビット導通時間を第６図中央に
示されている仕方で１つの前段相pvおよび１つの主相ph
に分割する１つのクロックＴを与えられる。
前段相pv（第６図中央を参照）の間に、マトリックス
出力線（行線）…zi…がそのつどの予充電トランジスタ
（第２図ないし第４図中のTpi′またはTpi″）を介して
少なくとも近似的に動作電位UDDに充電され、そのため
にたとえばｐチャネル−トランジスタにより形成された
予充電トランジスタTpi′、Tpi″が１つの“L"クロック
信号Ｔ（第６図の行Ｔを参照）により導通状態にされ
る。同時に、ｎチャネル−トランジスタにより形成され
た走査トランジスタTna（第２図中のTnaij、第３図中の
Tnaj、第４図中のTnai）がたとえば等しい“L"クロック
信号Ｔにより反対向きに制御され、すなわち阻止され、
従ってマトリックス出力線（行線）…zi…の充電は個々
の結合要素…Kij…のそのつどのスイッチ−トランジス
タTnk′、Tnk″（第２図ないし第４図中）およびそのつ
どのプリスイッチ−トランジスタTne′、Tne″（第２図
ないし第４図中）の駆動に無関係に行われ得る。その際
にそのつどのマトリックス入力線（列線）…sj…上に場
合によっては既に、同じく第６図中に行sjに示されてい
るように、導通すべきビットに相応する電位がビルドア
ップし（または持続され）得る。
出力線（行線）…zi…がそのつどの予充電トランジスタ
（第２図ないし第４図中のTpi′またはTpi″）を介して
少なくとも近似的に動作電位UDDに充電され、そのため
にたとえばｐチャネル−トランジスタにより形成された
予充電トランジスタTpi′、Tpi″が１つの“L"クロック
信号Ｔ（第６図の行Ｔを参照）により導通状態にされ
る。同時に、ｎチャネル−トランジスタにより形成され
た走査トランジスタTna（第２図中のTnaij、第３図中の
Tnaj、第４図中のTnai）がたとえば等しい“L"クロック
信号Ｔにより反対向きに制御され、すなわち阻止され、
従ってマトリックス出力線（行線）…zi…の充電は個々
の結合要素…Kij…のそのつどのスイッチ−トランジス
タTnk′、Tnk″（第２図ないし第４図中）およびそのつ
どのプリスイッチ−トランジスタTne′、Tne″（第２図
ないし第４図中）の駆動に無関係に行われ得る。その際
にそのつどのマトリックス入力線（列線）…sj…上に場
合によっては既に、同じく第６図中に行sjに示されてい
るように、導通すべきビットに相応する電位がビルドア
ップし（または持続され）得る。
それに続く主相ph（第６図中央を参照）の間に、たと
えば１つの“H"クロック信号Ｔ（第６図の行Ｔを参照）
により予充電トランジスタTpi′、Tpi″（第２図ないし
第４図中）が阻止され、また同時に走査トランジスタTn
a（第２図中のTnaij、第３図中のTnaj、第４図中のTna
i）がアンロックされる。いま１つの結合要素対…Kij…
のなかでそのたとえば１つのｎチャネル−トランジスタ
により形成されるスイッチ−トランジスタTnk′、Tnk″
（第２図ないし第４図中）が制御入力端ｓに与えられて
いる（たとえば“H"）導通信号（第６図の行ｓ参照）に
基づいて導通しており、またそれによって結合点が接続
状態にあれば、いま導通すべきビットに相応する、当該
のマトリックス入力線（列線）…sj…を支配する信号状
態に応じて、このマトリックス入力線（列線）…sj…と
当該の結合要素…Kij…を介して接続されるマトリック
ス出力線（行線）…zi…の信号線zi′、zi″が放電さ
れ、または前段相pvでとられた電位UDDに留まる。
えば１つの“H"クロック信号Ｔ（第６図の行Ｔを参照）
により予充電トランジスタTpi′、Tpi″（第２図ないし
第４図中）が阻止され、また同時に走査トランジスタTn
a（第２図中のTnaij、第３図中のTnaj、第４図中のTna
i）がアンロックされる。いま１つの結合要素対…Kij…
のなかでそのたとえば１つのｎチャネル−トランジスタ
により形成されるスイッチ−トランジスタTnk′、Tnk″
（第２図ないし第４図中）が制御入力端ｓに与えられて
いる（たとえば“H"）導通信号（第６図の行ｓ参照）に
基づいて導通しており、またそれによって結合点が接続
状態にあれば、いま導通すべきビットに相応する、当該
のマトリックス入力線（列線）…sj…を支配する信号状
態に応じて、このマトリックス入力線（列線）…sj…と
当該の結合要素…Kij…を介して接続されるマトリック
ス出力線（行線）…zi…の信号線zi′、zi″が放電さ
れ、または前段相pvでとられた電位UDDに留まる。
当該のマトリックス入力線（列線）…sj…の１つの信
号線sj′またはsj″を、第６図中の行sjに破線で示され
ているように“L"信号が支配し、またそれに応じて当該
の結合要素対Kijの（ｎチャネル−）入力トランジスタT
ne′またはTne″（第２図ないし第４図中）が遮断され
ていれば、マトリックス出力線（行線）ziの当該の信号
線zi′またはzi″はこの結合要素Kijを介して放電され
ずに、このマトリックス出力線（行線）ziに通ずる他の
結合点が通過接続状態に位置していないという前提のも
とに、UDD電位状態を持続する。
号線sj′またはsj″を、第６図中の行sjに破線で示され
ているように“L"信号が支配し、またそれに応じて当該
の結合要素対Kijの（ｎチャネル−）入力トランジスタT
ne′またはTne″（第２図ないし第４図中）が遮断され
ていれば、マトリックス出力線（行線）ziの当該の信号
線zi′またはzi″はこの結合要素Kijを介して放電され
ずに、このマトリックス出力線（行線）ziに通ずる他の
結合点が通過接続状態に位置していないという前提のも
とに、UDD電位状態を持続する。
それに対して、マトリックス入力線（列線）sjのいま
考察している信号線sj′、sj″上を、第６図中の行sjに
実線で示されているように、“H"信号状態が支配してお
り、またそれに応じて当該の結合要素Kijの入力トラン
ジスタTne′またはTne″（第２図ないし第４図中）もス
イッチ−トランジスタTnk′またはTnk″および付属の走
査トランジスタTnaも導通していれば、マトリックス出
力線（行線）ziの対応付けられている信号線zi′または
zi″はこの結合要素対Kijを介して放電され、またUSS電
位に引かれる。
考察している信号線sj′、sj″上を、第６図中の行sjに
実線で示されているように、“H"信号状態が支配してお
り、またそれに応じて当該の結合要素Kijの入力トラン
ジスタTne′またはTne″（第２図ないし第４図中）もス
イッチ−トランジスタTnk′またはTnk″および付属の走
査トランジスタTnaも導通していれば、マトリックス出
力線（行線）ziの対応付けられている信号線zi′または
zi″はこの結合要素対Kijを介して放電され、またUSS電
位に引かれる。
こうして、制御入力端ｓからアンロックされた１つの
結合点を介して、そのつどの入力信号がそれぞれ反転さ
れて導通される。
結合点を介して、そのつどの入力信号がそれぞれ反転さ
れて導通される。
以上に第２図ないし第４図により説明した実施例で
は、予充電トランジスタ（Tpi′、Tpi″）はｐチャネル
−トランジスタにより形成されており、その際にこれら
のｐチャネル予充電トランジスタ（Tpi）およびｎチャ
ネル−トランジスタにより形成された走査トランジスタ
（Tna）は、チャネル形式の相違のために、１つの同じ
信号（Ｔ）により互いに逆向きに制御される。これとは
異なり、たとえスイッチ−トランジスタ（Tnk）、入力
トランジスタ（Tne）および走査トランジスタ（Tna）が
ｎチャネル−トランジスタであるとしても１つの同一の
チャネル形式のトランジスタのみが使用されるように、
予充電トランジスタをｎチャネル−トランジスタで実現
することも可能である。この場合、予充電トランジスタ
および走査トランジスタは再び互いに逆向きにそれぞれ
制御電極にスイッチングマトリックス駆動クロックを与
えられるように、走査トランジスタ（Tna）に再び、第
２図ないし第４図により説明した実施例の場合のよう
に、スイッチングマトリックス駆動クロック信号（Ｔ）
を直接に供給し、それに対して（ｎチャネル）予充電ト
ランジスタには反転されたスイッチングマトリックス駆
動クロック信号を供給すべきである。
は、予充電トランジスタ（Tpi′、Tpi″）はｐチャネル
−トランジスタにより形成されており、その際にこれら
のｐチャネル予充電トランジスタ（Tpi）およびｎチャ
ネル−トランジスタにより形成された走査トランジスタ
（Tna）は、チャネル形式の相違のために、１つの同じ
信号（Ｔ）により互いに逆向きに制御される。これとは
異なり、たとえスイッチ−トランジスタ（Tnk）、入力
トランジスタ（Tne）および走査トランジスタ（Tna）が
ｎチャネル−トランジスタであるとしても１つの同一の
チャネル形式のトランジスタのみが使用されるように、
予充電トランジスタをｎチャネル−トランジスタで実現
することも可能である。この場合、予充電トランジスタ
および走査トランジスタは再び互いに逆向きにそれぞれ
制御電極にスイッチングマトリックス駆動クロックを与
えられるように、走査トランジスタ（Tna）に再び、第
２図ないし第４図により説明した実施例の場合のよう
に、スイッチングマトリックス駆動クロック信号（Ｔ）
を直接に供給し、それに対して（ｎチャネル）予充電ト
ランジスタには反転されたスイッチングマトリックス駆
動クロック信号を供給すべきである。
ここで、両信号線zi′、zi″（第１図および第５図
中）で１つのマトリックス出力線に接続されており跳躍
特性を有する差増幅器により形成された１つの出力増幅
器回路…Ai…（第１図中）に立ち戻って、第５図に示さ
れている跳躍特性を有する差増幅器がどのように動作す
るかを説明する。第５図中に示されている出力増幅器回
路Ai内で、先に導通されたビットに基づいて信号線zi′
（第１図ないし第５図）上にＬ信号（すなわち明らかに
UDDレベルの下に位置する信号レベルを有する信号）
が、また信号線zi″上にUDD信号（第６図、行zi参照）
が生じ、またその結果として、クロック入力端ｔ（第５
図中）に電位値UDD（＋5V）のクロック信号（第６図、
行ｔ）が与えられている際に、１つの双安定跳躍回路Ｂ
として接続されている２つの交叉接続されたC-MOSイン
バータ回路Tpb′、Tnb′およびTpb″、Tnb″のなかで一
方のインバータ回路のｐチャネルトランジスタTpb′お
よび他方のインバータ回路のｎチャネルトランジスタTn
b″は導通状態にあり、また一方のインバータ回路のｎ
チャネルトランジスタTnb′および他方のインバータ回
路のｐチャネルトランジスタTpb″は非導通状態にあ
り、従って一方のC-MOSインバータ回路のインバータ出
力端ai′にはUDD電位（＋5V）が生じ、また他方のC-MOS
インバータ回路のインバータ出力端ai″には、駆動回路
ＣのトランジスタTn″およびTn′、Tnt″、Tnz″の導通
状態において接続点ｖ″に（同じく接続点ｖ′に）双安
定跳躍回路Ｂにより与えられるUSS電位（接地）が生ず
る。
中）で１つのマトリックス出力線に接続されており跳躍
特性を有する差増幅器により形成された１つの出力増幅
器回路…Ai…（第１図中）に立ち戻って、第５図に示さ
れている跳躍特性を有する差増幅器がどのように動作す
るかを説明する。第５図中に示されている出力増幅器回
路Ai内で、先に導通されたビットに基づいて信号線zi′
（第１図ないし第５図）上にＬ信号（すなわち明らかに
UDDレベルの下に位置する信号レベルを有する信号）
が、また信号線zi″上にUDD信号（第６図、行zi参照）
が生じ、またその結果として、クロック入力端ｔ（第５
図中）に電位値UDD（＋5V）のクロック信号（第６図、
行ｔ）が与えられている際に、１つの双安定跳躍回路Ｂ
として接続されている２つの交叉接続されたC-MOSイン
バータ回路Tpb′、Tnb′およびTpb″、Tnb″のなかで一
方のインバータ回路のｐチャネルトランジスタTpb′お
よび他方のインバータ回路のｎチャネルトランジスタTn
b″は導通状態にあり、また一方のインバータ回路のｎ
チャネルトランジスタTnb′および他方のインバータ回
路のｐチャネルトランジスタTpb″は非導通状態にあ
り、従って一方のC-MOSインバータ回路のインバータ出
力端ai′にはUDD電位（＋5V）が生じ、また他方のC-MOS
インバータ回路のインバータ出力端ai″には、駆動回路
ＣのトランジスタTn″およびTn′、Tnt″、Tnz″の導通
状態において接続点ｖ″に（同じく接続点ｖ′に）双安
定跳躍回路Ｂにより与えられるUSS電位（接地）が生ず
る。
信号受け渡し準備段階の開始時に、クロック入力端ｔ
（第５図中）に与えられているクロック信号（第６図、
行ｔ）が値USS（接地）に跳躍すると、双安定跳躍回路
Ｂにおいて２つの同じくクロック信号により制御される
ｐチャネルスイツチングトランジスタTp′およびTp″が
導通状態になり、従って両インバータ出力端ai′および
ai″にUDD電位（＋5V）が与えられ、その結果として両C
-MOSインバータ回路内でそれぞれｐチャネルトランジス
タTpb′またはTpb″は非導通状態にあり、またｎチャネ
ルトランジスタTnb′またはTnb″は導通状態にある。そ
の後、（これまでの）双安定跳躍回路Ｂと駆動回路Ｃと
の間の両接続点ｖ′およびｖ″には、ｎチャネルトラン
ジスタTnb′、Tnb″のしきい電圧UTがたとえば1Vである
場合には、たとえば＋4Vの電位UDD-UTが与えられる。そ
の際に駆動回路Ｃにおいて少なくともトランジスタTn、
Tn″、Tn′、Tnt″およびTnt′は非導通状態にある。
（第５図中）に与えられているクロック信号（第６図、
行ｔ）が値USS（接地）に跳躍すると、双安定跳躍回路
Ｂにおいて２つの同じくクロック信号により制御される
ｐチャネルスイツチングトランジスタTp′およびTp″が
導通状態になり、従って両インバータ出力端ai′および
ai″にUDD電位（＋5V）が与えられ、その結果として両C
-MOSインバータ回路内でそれぞれｐチャネルトランジス
タTpb′またはTpb″は非導通状態にあり、またｎチャネ
ルトランジスタTnb′またはTnb″は導通状態にある。そ
の後、（これまでの）双安定跳躍回路Ｂと駆動回路Ｃと
の間の両接続点ｖ′およびｖ″には、ｎチャネルトラン
ジスタTnb′、Tnb″のしきい電圧UTがたとえば1Vである
場合には、たとえば＋4Vの電位UDD-UTが与えられる。そ
の際に駆動回路Ｃにおいて少なくともトランジスタTn、
Tn″、Tn′、Tnt″およびTnt′は非導通状態にある。
後続の信号受け渡し段階は、クロック入力端ｔ（第５
図中）に生ずるクロック信号（第６図、行ｔ）の電位値
USSから電位値UDDへの上昇により開始する。クロック信
号上昇の過程で、第５図による差増幅器の入力端zi′に
与えられている入力信号が、第６図中の行ziに示されて
いるように、走査される。
図中）に生ずるクロック信号（第６図、行ｔ）の電位値
USSから電位値UDDへの上昇により開始する。クロック信
号上昇の過程で、第５図による差増幅器の入力端zi′に
与えられている入力信号が、第６図中の行ziに示されて
いるように、走査される。
クロック信号電位の増大により先ず駆動回路Ｃのなか
で両保持トランジスタTn′およびTn″ならびに走査トラ
ンジスタTnt′およびTnt″が導通状態となり、その際に
接続点ｖ′およびｖ″に電流が流れるようになり、その
結果として接続点ｖ′およびｖ″における電位が低下す
る。その際に増幅トランジスタTnは最初は、すなわち接
続点ｖ′およびｖ″が高い電位にありかつクロック信号
電位がまだ低い間は、阻止状態にとどまり、従って交叉
接続されたC-MOSインバータTpb′、Tnb′およびTpb″、
Tnb″はまだ１つの双安定跳躍回路として作用するよう
に接続されていない。接続点ｖ′およびｖ″を経て、ま
だ１つの双安定跳躍回路として作用するように接続され
ていない双安定跳躍回路Ｂと駆動回路Ｃとの間に流れる
電流は両C-MOSインバータ回路のｎチャネルトランジス
タTnb′およびTnb″を介してインバータ出力端ai′およ
びai″における相応の電位低下を生じさせる。
で両保持トランジスタTn′およびTn″ならびに走査トラ
ンジスタTnt′およびTnt″が導通状態となり、その際に
接続点ｖ′およびｖ″に電流が流れるようになり、その
結果として接続点ｖ′およびｖ″における電位が低下す
る。その際に増幅トランジスタTnは最初は、すなわち接
続点ｖ′およびｖ″が高い電位にありかつクロック信号
電位がまだ低い間は、阻止状態にとどまり、従って交叉
接続されたC-MOSインバータTpb′、Tnb′およびTpb″、
Tnb″はまだ１つの双安定跳躍回路として作用するよう
に接続されていない。接続点ｖ′およびｖ″を経て、ま
だ１つの双安定跳躍回路として作用するように接続され
ていない双安定跳躍回路Ｂと駆動回路Ｃとの間に流れる
電流は両C-MOSインバータ回路のｎチャネルトランジス
タTnb′およびTnb″を介してインバータ出力端ai′およ
びai″における相応の電位低下を生じさせる。
いま、第６図中の行ziに破線で示されているように、
この時点で増幅器入力端zi′（第５図中）にUDD信号レ
ベルが与えられていると、それに基づいて駆動回路Ｃの
入力信号トランジスタTnz′は強い導通状態にあり、他
方において増幅器入力端zi″には明らかにUDD信号レベ
ルよりも低いレベルを有する信号が生じ、この信号が入
力信号トランジスタTnz″の導電性を相応に減ずるの
で、トランジスタ直列回路Tnt′、Tnz′および別のｎチ
ャネルトランジスタTn′から成る並列回路は、トランジ
スタ直列回路Tnt″、Tnz″および別のｎチャネルトラン
ジスタTn″から成る並列回路よりも低い抵抗を有し、従
って、両負荷トランジスタTpb′およびTpb″が等しく強
く駆動されて等しい程度に導通状態になった後に、接続
点ｖ′を経て流れる電流は接続点ｖ″を経て流れる電流
よりも大きい。従って、インバータ出力端ai′における
電位低下はインバータ出力端ai″における電位低下より
も強い。その結果として、インバータ出力端ai′にゲー
ト電極で接続されているドライバトランジスタTnb″は
相応に強く非導電性となり、このことは、接続点ｖ″を
経て流れる電流を接続点ｖ′を経て流れる電流よりも小
さい値に保つ。たとい接続点ｖ″を経て小さいほうの電
流が流れるとしても、それぞれ他方のインバータ出力端
ai′またはai″からの両ドライバトランジスタTnb″お
よびTnb′の駆動によって接続点ｖ″における電位はイ
ンバータ出力端ai′における電位と同じく強く低下し、
他方において逆に接続点ｖ′における電位はインバータ
出力端ai″における電位に追従する。
この時点で増幅器入力端zi′（第５図中）にUDD信号レ
ベルが与えられていると、それに基づいて駆動回路Ｃの
入力信号トランジスタTnz′は強い導通状態にあり、他
方において増幅器入力端zi″には明らかにUDD信号レベ
ルよりも低いレベルを有する信号が生じ、この信号が入
力信号トランジスタTnz″の導電性を相応に減ずるの
で、トランジスタ直列回路Tnt′、Tnz′および別のｎチ
ャネルトランジスタTn′から成る並列回路は、トランジ
スタ直列回路Tnt″、Tnz″および別のｎチャネルトラン
ジスタTn″から成る並列回路よりも低い抵抗を有し、従
って、両負荷トランジスタTpb′およびTpb″が等しく強
く駆動されて等しい程度に導通状態になった後に、接続
点ｖ′を経て流れる電流は接続点ｖ″を経て流れる電流
よりも大きい。従って、インバータ出力端ai′における
電位低下はインバータ出力端ai″における電位低下より
も強い。その結果として、インバータ出力端ai′にゲー
ト電極で接続されているドライバトランジスタTnb″は
相応に強く非導電性となり、このことは、接続点ｖ″を
経て流れる電流を接続点ｖ′を経て流れる電流よりも小
さい値に保つ。たとい接続点ｖ″を経て小さいほうの電
流が流れるとしても、それぞれ他方のインバータ出力端
ai′またはai″からの両ドライバトランジスタTnb″お
よびTnb′の駆動によって接続点ｖ″における電位はイ
ンバータ出力端ai′における電位と同じく強く低下し、
他方において逆に接続点ｖ′における電位はインバータ
出力端ai″における電位に追従する。
クロック信号入力端ｔにおける電位が増幅トランジス
タTnのしきい電圧よりも大きい値だけ接続点ｖ″の電位
を上方超過すると、このトランジスタは導通状態とな
り、その際にそのドレイン電極は接続点ｖ′に、またそ
のソース電極は接続点ｖ″に接続されている。その結
果、接続点ｖ″を経て流れるいずれにせよ既に小さいほ
うの電流はもはや大部分がドライバトランジスタTnb′
から引かれ、従ってまたこれまでに既に接続点ｖ′を経
て流れている大きいほうの電流に重畳され、それによっ
て一方のインバータ出力端ai′における電位はさらに低
下し、他方において他方のインバータ出力端ai″におけ
る電位は再び上昇する。両接続点ｖ′およびｖ″は導通
している増幅器トランジスタTnにより同一の電位に達
し、この電位は保持トランジスタTn′、Tnb″によりさ
らに（接地）電位USSに引かれる。交叉接続されたC-MOS
インバータ回路Tpb′、Tnb′およびTpb″、Tnb″はいま
や双安定跳躍回路として作用するように接続されてい
る。この双安定跳躍回路は不安定状態から１つの安定状
態に跳躍し、その際に一方のインバータ出力端ai′にお
ける電位（第６図、行ai′）は値USS（接地）に達し、
また他方のインバータ出力端ai″における電位（第６
図、行ai″）は値UDD（＋5V）に達する。
タTnのしきい電圧よりも大きい値だけ接続点ｖ″の電位
を上方超過すると、このトランジスタは導通状態とな
り、その際にそのドレイン電極は接続点ｖ′に、またそ
のソース電極は接続点ｖ″に接続されている。その結
果、接続点ｖ″を経て流れるいずれにせよ既に小さいほ
うの電流はもはや大部分がドライバトランジスタTnb′
から引かれ、従ってまたこれまでに既に接続点ｖ′を経
て流れている大きいほうの電流に重畳され、それによっ
て一方のインバータ出力端ai′における電位はさらに低
下し、他方において他方のインバータ出力端ai″におけ
る電位は再び上昇する。両接続点ｖ′およびｖ″は導通
している増幅器トランジスタTnにより同一の電位に達
し、この電位は保持トランジスタTn′、Tnb″によりさ
らに（接地）電位USSに引かれる。交叉接続されたC-MOS
インバータ回路Tpb′、Tnb′およびTpb″、Tnb″はいま
や双安定跳躍回路として作用するように接続されてい
る。この双安定跳躍回路は不安定状態から１つの安定状
態に跳躍し、その際に一方のインバータ出力端ai′にお
ける電位（第６図、行ai′）は値USS（接地）に達し、
また他方のインバータ出力端ai″における電位（第６
図、行ai″）は値UDD（＋5V）に達する。
それに対して、第６図の行ziに実線で示されているよ
うに、信号受け渡し時点で増幅器入力端zi′（第５図）
に明らかにUDDレベルよりも低い信号レベルが与えられ
ていると、駆動回路Ｃの入力信号トランジスタTnz′は
すべての場合に弱い導通状態にあり、他方において増幅
器入力端zi″にUDD信号が生じている際には入力信号ト
ランジスタTnz″は強い導通状態にあり、従って保持ト
ランジスタTn′と入力信号トランジスタTnz′および走
査トランジスタTnt′の直列回路とから成る並列回路は
保持トランジスタTn″と入力信号トランジスタTnz″お
よび走査トランジスタTnt″の直列回路とから成る並列
回路よりも高い抵抗を有し、従って前記の過程と鏡像的
に相応の仕方で、双安定跳躍回路Ｂがその不安定状態か
らその他方の安定状態に移行し、この状態で、第６図中
に実線で示されているように、第６図中の行ai′による
インバータ出力端ai′にはUDD電位が、また第６図中の
行ai″によるインバータ出力端ai″にはUSS電位が生ず
る。
うに、信号受け渡し時点で増幅器入力端zi′（第５図）
に明らかにUDDレベルよりも低い信号レベルが与えられ
ていると、駆動回路Ｃの入力信号トランジスタTnz′は
すべての場合に弱い導通状態にあり、他方において増幅
器入力端zi″にUDD信号が生じている際には入力信号ト
ランジスタTnz″は強い導通状態にあり、従って保持ト
ランジスタTn′と入力信号トランジスタTnz′および走
査トランジスタTnt′の直列回路とから成る並列回路は
保持トランジスタTn″と入力信号トランジスタTnz″お
よび走査トランジスタTnt″の直列回路とから成る並列
回路よりも高い抵抗を有し、従って前記の過程と鏡像的
に相応の仕方で、双安定跳躍回路Ｂがその不安定状態か
らその他方の安定状態に移行し、この状態で、第６図中
に実線で示されているように、第６図中の行ai′による
インバータ出力端ai′にはUDD電位が、また第６図中の
行ai″によるインバータ出力端ai″にはUSS電位が生ず
る。
前記の跳躍特性を示す差増幅器Aiは以上では、１つの
双安定跳躍回路Ｂとして接続可能な両C-MOSインバータ
回路のｎチャネルトランジスタと付属の供給電位源USS
との間に１つの駆動回路Ｃが設けられている実施例で説
明された。しかし、それとは異なり、ｐチャネルトラン
ジスタにより構成された駆動回路が両C-MOSインバータ
回路のｐチャネルトランジスタと付属の供給電位源UDD
（第５図中）との間に設けられていてもよく、その際に
は入力信号の受け渡しはクロック信号の立ち下がりによ
り行われる。
双安定跳躍回路Ｂとして接続可能な両C-MOSインバータ
回路のｎチャネルトランジスタと付属の供給電位源USS
との間に１つの駆動回路Ｃが設けられている実施例で説
明された。しかし、それとは異なり、ｐチャネルトラン
ジスタにより構成された駆動回路が両C-MOSインバータ
回路のｐチャネルトランジスタと付属の供給電位源UDD
（第５図中）との間に設けられていてもよく、その際に
は入力信号の受け渡しはクロック信号の立ち下がりによ
り行われる。
第１図は広帯域信号結合装置の概要図、第２図第３図お
よび第４図はその結合要素の回路的実現の例を示す図、
第５図は跳躍特性を有する差増幅器の回路的実現の例を
示す図、第６図はその信号経過を示す図である。 a1〜ai〜am……結合点マトリックス出力端、ai′、ai″
……出力端、A1〜Ai〜Am……出力増幅器回路、Ｂ……双
安定跳躍回路、Ｃ……駆動回路、e1〜ej〜en……結合点
マトリックス入力線、E1〜Ej〜En……入力ディジタル信
号回路、Kij……結合要素対、KP11〜KPij〜KPmn……結
合点、ph……主相、pv……前段相、ｓ……制御入力端、
s1〜sj〜sn……結合点マトリックス入力線（列線）、Ｔ
……クロック信号、Tne……入力トランジスタ、Tnk……
スイッチ−トランジスタ、Tnzij、Tnzi、Tnzj……走査
トランジスタ、Tpi……予充電トランジスタ、USS、UDD
……動作電位源の端子、ｖ′、ｖ″……接続点、z1〜zj
〜zm……マトリックス出力線（行線）
よび第４図はその結合要素の回路的実現の例を示す図、
第５図は跳躍特性を有する差増幅器の回路的実現の例を
示す図、第６図はその信号経過を示す図である。 a1〜ai〜am……結合点マトリックス出力端、ai′、ai″
……出力端、A1〜Ai〜Am……出力増幅器回路、Ｂ……双
安定跳躍回路、Ｃ……駆動回路、e1〜ej〜en……結合点
マトリックス入力線、E1〜Ej〜En……入力ディジタル信
号回路、Kij……結合要素対、KP11〜KPij〜KPmn……結
合点、ph……主相、pv……前段相、ｓ……制御入力端、
s1〜sj〜sn……結合点マトリックス入力線（列線）、Ｔ
……クロック信号、Tne……入力トランジスタ、Tnk……
スイッチ−トランジスタ、Tnzij、Tnzi、Tnzj……走査
トランジスタ、Tpi……予充電トランジスタ、USS、UDD
……動作電位源の端子、ｖ′、ｖ″……接続点、z1〜zj
〜zm……マトリックス出力線（行線）
Claims (7)
- 【請求項１】入力線と出力線との各交点により形成され
る結合点（KPij）がマトリックス状に配置され、各結合
点は結合要素対（Kij）を有し、マトリックス入力線（s
j）はそれぞれ２つの信号線（sj′、sj″）により形成
され、その両信号線（sj′、sj″）により入力ディジタ
ル信号回路（Ej）の２つの互いに相補性のディジタル信
号状態を有する相補性出力端に接続され、マトリックス
出力線（zi）はそれぞれ２つの信号線（zi′zi″）によ
り形成され、その両信号線（zi′zi″）により差増幅器
で形成された出力増幅器回路（Ai）の両信号入力端に接
続され、各結合点（KPij）において各マトリックス入力
線（sj）は結合要素対（Kij）を介して各マトリックス
出力線（zi）と結合され得るようになっている広帯域信
号結合装置において、 電界効果トランジスタにより形成される結合点マトリッ
クスにおいて、結合点（KPij）に設けられた結合要素対
（Kij）はそれぞれスイッチ−トランジスタ（Tnk′、Tn
k″）と入力トランジスタ（Tne′、Tne″）とにより形
成された直列回路の対を有し、 それぞれ各入力トランジスタ（Tne′、Tne″）の第１の
主電極はスイッチ−トランジスタ（Tnk′、Tnk″）の一
方の主電極と接続され、 それぞれ両入力トランジスタ（Tne′、Tne″）の第２の
主電極は走査トランジスタ（Tna）を介して動作電圧源
の一方の端子（USS、接地）と接続され、動作電圧源の
他方の端子（UDD）と各マトリックス出力線（zi）の両
信号線（zi′、zi″）がそれぞれ予充電トランジスタ
（Tpi′、Tpi″）を介して接続され、 マトリックス入力線（sj）の両信号線（sj′、sj″）に
接続された両入力トランジスタ（Tne′、Tne″）の制御
電極は結合要素対（Kij）の結合入力端を形成し、 同時に制御電極に導通信号又は阻止信号を加えられるス
イッチ−トランジスタ（Tnk′、Tnk″）はそれぞれ他方
の主電極によりマトリックス出力線（zi）の一方又は他
方の信号線（zi′、zi″）に接続され、マトリックス出
力線は２つの信号状態の間で跳躍的に状態変化を行う出
力差増幅器（Ai）を備え、 予充電トランジスタ（Tpi′、Tpi″）の制御電極及び走
査トランジスタ（Tna）の制御電極は２つの逆向きのク
ロック入力端を形成し、クロック入力端はビット導通時
間を前段相（pv）と導通相（pn）とに分割するスイッチ
ングマトリックス駆動クロック信号（Ｔ）のスイッチン
グマトリックス駆動クロック信号線と接続され、各前段
相において走査トランジスタ（Tna）の阻止時マトリッ
クス出力線（zi）の両信号線が各予充電トランジスタ
（Tpi′、Tpi″）を介してほぼ動作電圧源の他方の端子
（UDD）の電位に充電される ことを特徴とする広帯域信号結合装置。 - 【請求項２】スイッチ−トランジスタ（Tnk）、入力ト
ランジスタ（Tne）および走査トランジスタ（Tna）がｎ
チャネル−トランジスタ、また予充電トランジスタ（Tp
i）がｐチャネル−トランジスタであることを特徴とす
る特許請求の範囲第１項記載の広帯域信号結合装置。 - 【請求項３】スイッチ−トランジスタ（Tnk）、入力ト
ランジスタ（Tne）、走査トランジスタ（Tna）および予
充電トランジスタ（Tpi）がｎチャネル−トランジスタ
であることを特徴とする特許請求の範囲第１項記載の広
帯域信号結合装置。 - 【請求項４】それぞれ１つの結合要素個別の走査トラン
ジスタ（Tnaij）が設けられていることを特徴とする特
許請求の範囲第１項ないし第３項のいずれか１項に記載
の広帯域信号結合装置。 - 【請求項５】それぞれ１つのマトリックス入力線個別の
走査トランジスタ（Tnaj）が設けられていることを特徴
とする特許請求の範囲第１項ないし第３項のいずれか１
項に記載の広帯域信号結合装置。 - 【請求項６】それぞれ１つのマトリックス出力線個別の
走査トランジスタ（Tnai）が設けられていることを特徴
とする特許請求の範囲第１項ないし第３項のいずれか１
項に記載の広帯域信号結合装置。 - 【請求項７】跳躍特性を有する差増幅器が、 ２つの交叉接続されたC-MOSインバータ回路（Tpb′、Tn
b′;Tpb″、Tnb″）を有し、 それらの２つの出力端（ai′、ai″）に一方の供給電位
源（UDD）が同時に２つの同一方向にクロック信号制御
される一方のチャネル形式のスイッチ−トランジスタ
（Tp′;Tp″）を介して接続可能であり、 またそれらの他方のチャネル形式の２つのトランジスタ
（Tnb′;Tnb″）と他方の供給電位源（USS）との間に挿
入された１つの駆動回路（Ｃ）を有し、この駆動回路
（Ｃ）が、 これらのトランジスタ（Tnb′;Tnb″）と供給電位源（U
SS）との間に挿入された同一形式の２つの別のトランジ
スタ（Tn′;Tn″）と、 これらの２つの別のトランジスタ（Tn′;Tn″）に並列
接続されており、それぞれ入力信号または否定された入
力信号により制御される同一形式のMOSトランジスタ（T
nz′;Tnz″）と１つのクロック信号制御される同一形式
のMOSトランジスタ（Tnt′;Tnt″）とから成る２つの直
列回路と、 ２つの交叉接続されたC-MOSインバータ回路（Tpb′、Tn
b′;Tpb″、Tnb″）の２つの接続点（ｖ′;v″）と駆動
回路（Ｃ）との間に挿入されており、２つの交叉接続さ
れたC-MOSインバータ回路を１つの双安定跳躍回路とし
て接続し得る同一形式の１つのトランジスタ（Tn）とを
有する ことを特徴とする特許請求の範囲第１項ないし第６項の
いずれか１項に記載の広帯域信号結合装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3634154 | 1986-10-07 | ||
| DE3634154.1 | 1986-10-07 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63102489A JPS63102489A (ja) | 1988-05-07 |
| JPH0834609B2 true JPH0834609B2 (ja) | 1996-03-29 |
Family
ID=6311239
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62253449A Expired - Lifetime JPH0834609B2 (ja) | 1986-10-07 | 1987-10-06 | 広帯域信号結合装置 |
Country Status (10)
| Country | Link |
|---|---|
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| EP (1) | EP0264046B1 (ja) |
| JP (1) | JPH0834609B2 (ja) |
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| CA (1) | CA1296796C (ja) |
| DE (1) | DE3775328D1 (ja) |
| HU (1) | HU197817B (ja) |
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| RU (1) | RU1838887C (ja) |
| UA (1) | UA19682A (ja) |
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| US5221922A (en) * | 1988-08-08 | 1993-06-22 | Siemens Aktiengesellschaft | Broadband signal switching matrix network |
| ATE98078T1 (de) * | 1988-08-08 | 1993-12-15 | Siemens Ag | Breitbandsignal-koppeleinrichtung. |
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| EP0417336B1 (de) * | 1989-09-11 | 1994-05-11 | Siemens Aktiengesellschaft | Breitbandsignal-Koppeleinrichtung |
| DE4010283C3 (de) * | 1990-03-30 | 1997-02-06 | Detlef Dr Clawin | Koppelfeldmatrixschaltung |
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| WO1993013629A1 (en) * | 1991-12-26 | 1993-07-08 | Altera Corporation | Eprom-based crossbar switch with zero standby power |
| JPH05199255A (ja) * | 1992-01-18 | 1993-08-06 | Mitsubishi Electric Corp | 電子クロスポイントスイッチ装置 |
| DE4237000C2 (de) * | 1992-01-18 | 1999-01-14 | Mitsubishi Electric Corp | Elektronische Kreuzungspunkt-Schaltvorrichtung |
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| US6984870B2 (en) * | 2002-10-18 | 2006-01-10 | M/A-Com, Inc. | High speed cross-point switch using SiGe HBT technology |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3789151A (en) * | 1972-03-06 | 1974-01-29 | Stromberg Carlson Corp | Solid state crosspoint switch |
| DE2421002C3 (de) * | 1974-04-30 | 1980-07-03 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Nachrichtenvermittlungssystem |
| JPS5233405A (en) * | 1975-09-10 | 1977-03-14 | Oki Electric Ind Co Ltd | Semiconductor device |
| US4247791A (en) * | 1978-04-03 | 1981-01-27 | Rockwell International Corporation | CMOS Memory sense amplifier |
| JPS5951072B2 (ja) * | 1979-02-26 | 1984-12-12 | 日本電気株式会社 | 半導体メモリ装置 |
| DE3028754C2 (de) * | 1980-07-29 | 1982-10-28 | Siemens AG, 1000 Berlin und 8000 München | Dynamischer Leseverstärker für MOS-Halbleiterspeicher |
| DE3101932A1 (de) * | 1981-01-22 | 1982-09-02 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt | "koppelfeld in matrixform fuer signalfrequenzen im megahertzbereich" |
| US4446552A (en) * | 1981-12-21 | 1984-05-01 | Gte Laboratories Incorporated | Wideband switch crosspoint and switching matrix |
| DE3339985A1 (de) * | 1983-11-04 | 1985-05-23 | Siemens AG, 1000 Berlin und 8000 München | Schaltungsanordnung zur zaehlung von 1-belegungen in (0,1)-vektoren |
| LU86790A1 (de) * | 1986-09-17 | 1987-07-24 | Siemens Ag | Breitbandsignal-koppeleinrichtung |
-
1987
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