JPS63209214A - 相補形絶縁ゲ−トインバ−タ - Google Patents

相補形絶縁ゲ−トインバ−タ

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JPS63209214A
JPS63209214A JP62041837A JP4183787A JPS63209214A JP S63209214 A JPS63209214 A JP S63209214A JP 62041837 A JP62041837 A JP 62041837A JP 4183787 A JP4183787 A JP 4183787A JP S63209214 A JPS63209214 A JP S63209214A
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JP
Japan
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transistor
time
point
comes
input signal
Prior art date
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JP62041837A
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JPH0691444B2 (ja
Inventor
Shigeru Kikuta
菊田　繁
Hiroshi Miyamoto
博司 宮本
Michihiro Yamada
山田　通裕
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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Priority to US07/155,541 priority patent/US4914326A/en
Publication of JPS63209214A publication Critical patent/JPS63209214A/ja
Priority to US07/459,238 priority patent/US5063313A/en
Publication of JPH0691444B2 publication Critical patent/JPH0691444B2/ja
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Expired - Lifetime legal-status Critical Current

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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/0015—Layout of the delay element
    • H03K2005/00195—Layout of the delay element using FET's

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  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Pulse Circuits (AREA)
  • Logic Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、遅延された出力波形を送出する相補形絶縁
ゲートトランジスタ（以下ＣＭＩＳ　）ランジスタと称
する）に関するものである。
〔従来の技術〕
従来のＣ’ＭＩＳ　）ランジスタ回路においては、出力
信号を遅延させるために入力端と電源電位または接地電
位間に波形整形用のコンデンサを接続したものが用いら
れている。
第４図は従来のＣＭ工Ｓトランジスタ回路の例である。
図において、１は入力信号を印加する入力端子、３は出
力信号を取り出す出力端子である。
ＴｒｌはＰチャネルＭＩＳトランジスタ、Ｔｒ２はＮチ
ャネルＭＩＳ）ランジスタであり、両者でインバータ回
路Ａを＠ＩＴＬｔ、ている。Ｃ１はＭＯＳコンデンサで
ある。
このように構成された回路の動作を第５図に示すタイミ
ングチャートによって説明する。第４図の入力端子１に
供給される第５図（ａ）に示す入力信号が立ち上がると
きは、ＭＯＳコンデンサＣ１のチャネルは最初から形成
されておシ、そのコンデンサに電荷が蓄積されるため出
力信号は第５図山）に示すように遅延する。それに対し
て入力信号が立ち下がるときはＭＯＳコンデンサのチャ
ネルは形成されておらず、出力信号の立ち上がシは第５
図０）に示すように遅延が小さい。従って出力端子３で
は立ち下がり波形のみ大きく遅延した出力信号が得られ
る。
第６図は第４図におけるＭＯＳコンデンサＣ１の接続先
を変更したものであシ、その特性は第７図に示すように
、出力端子３では立ち上が夕波形のみが大きく遅延した
出力信号が得られる。
〔発明が解決しようとする問題点〕
このように従来の回路は出力波形の立ち上が９または立
ち下がり時間が長くなるという問題を有していた。
この発明はこのような問題を解決するためになされたも
ので、出力信号の立ち上がりまたは立ち下がり時間の短
かい出力波形が得られる回路を提供することにある。
〔問題点を解決するための手段〕
このような目的を達成するためにこの発明は、インバー
タの入力側にＮチャネルおよびＰチャネルのＭＩＳ）ラ
ンジスタの並列体を挿入したものである。
〔作　用〕 インバータの出力信号がＭＩＳ）ランジスタの並列体に
帰還され、出力波形が遅延される。
〔実施例〕
第１図はこの発明の一実施例を示す回路図である。図に
おいて、Ｔｒ３はＰチャネルＭＩＳ）ランジスタ、Ｔｒ
４はＮチャネルＭＩＳ）ランジスタでｓｂ、両トランジ
スタのゲートはインバータの出力信号が供給されるよう
になっている。このように構成された装置の動作を第２
図に示すタイミングチャートを用いて説明する。第２図
はＣＭＩＳインノ（−夕回路Ａの閾値を高く設定したと
きの動作例である。第２図（ａ）に示す入力信号が低レ
ベルの時はトランジスタＴｒ４がオン状態になっている
ので入力信号の立ち上がりとともに第２図山）に示す第
１図のａ点の電位も自動的に立ち上がＪ）、ａ点と出力
信号の電位差がトランジスタＴｒ４の閾値を切った時点
、すなわち第２図（ｂ）の時点ｔ１においてトランジス
タＴｒ４はオフ状態になってａ点ｄ浮いた状態になり、
その電位は第２図（ｂ）に示すように一定になる。しか
し出力信号は第２図（ｃ）に示すように時点ｔ２まで徐
々に低下し、その電圧と入力信号との電位差がトランジ
スタＴｒ３の閾値を越えた時点ｔ２で、今度はトランジ
スタＴｒ３がオン状態となる。
前述したようにＭＩＳインバータＡの閾値は高く設定し
であるので、第１図のａ点の電位の再上昇とともに時点
ｔ２においてＣＭＩ　ＳインバータＡの反転が起こり、
出力信号は第２図（ｅ）に示すように急激に降下する。
第１図ａ点の電位は再び上昇し、入力信号の電位と等し
くなる。
入力信号の立ち下がり時はトランジスタＴｒ３および４
が順次オン状態になり、出力信号の立ち上がりが急激に
起こる。
従って、立ち上がり時および立ち下がシ時の時間が伸び
ることなく速やかな変化で遅延した出力波形が得られる
。
第３図は第１図に示したＣＭＩＳインバータ回路Ａの閾
値を低く設定したときの動作例である。第３図（ａ）に
示すように入力信号の立ち上がり時にはトランジスタＴ
ｒ３　、４が順次オン状態となり、入力信号の立ち下が
り時にはトランジスタＴｒ３がオン状態からオフ状態に
変り、第３図（ｃ）に示すように出力信号が徐々に上昇
してトランジスタＴｒ４がオン状態になり、遅延が生じ
るとともに、その後、急激な出力反転が起こる。従って
、立ち上がり、立ち下がり時間が伸びることなく、立ち
下がりタイミングだけが遅延した出力波形が得られる。
〔発明の効果〕
以上説明したようにこの発明は、ＣＭＩＳインバータ回
路の入力側にＮチャネルおよびＰチャネルのＭＩＳ）ラ
ンジスタの並列体を設けたので、立ち上がシまたは立ち
下がり時間が短かい状態で遅延された出力波形が得られ
るという効果を有する。
【図面の簡単な説明】
第１図はこの発明の一実施例を示す回路図、第２図は第
１図の動作を説明するためのタイミングチャート、第３
図は他の実施例のタイミングチャート、第４図および第
６図は従来例を示す回路図、第５図および第７図は第４
図および第６図の動作を説明するだめのタイミングチャ
ートである。 １・・・・入力端子、３・―・・出力端子、Ｔｒ１〜Ｔ
ｒ４・・・・ＭＩＳ）ランジスタ。

Claims (1)

    【特許請求の範囲】
  1. 相補形絶縁ゲートトランジスタによつて構成したインバ
    ータと、ＰチャネルおよびＮチャネル相補形絶縁ゲート
    トランジスタの並列体であつてインバータの出力とそれ
    ぞれのゲートとが接続されるとともにその並列体を介し
    て入力信号が供給される入力回路とからなる相補形絶縁
    ゲートインバータ。
JP62041837A 1987-02-25 1987-02-25 相補形絶縁ゲ−トインバ−タ Expired - Lifetime JPH0691444B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP62041837A JPH0691444B2 (ja) 1987-02-25 1987-02-25 相補形絶縁ゲ−トインバ−タ
US07/155,541 US4914326A (en) 1987-02-25 1988-02-12 Delay circuit
US07/459,238 US5063313A (en) 1987-02-25 1989-12-29 Delay circuit employing different threshold fet's

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JP62041837A JPH0691444B2 (ja) 1987-02-25 1987-02-25 相補形絶縁ゲ−トインバ−タ

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JPS63209214A true JPS63209214A (ja) 1988-08-30
JPH0691444B2 JPH0691444B2 (ja) 1994-11-14

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ID=12619371

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JP62041837A Expired - Lifetime JPH0691444B2 (ja) 1987-02-25 1987-02-25 相補形絶縁ゲ−トインバ−タ

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