JPH065813B2 - Ｍｏｓパツフア回路 - Google Patents
Ｍｏｓパツフア回路Info
- Publication number
- JPH065813B2 JPH065813B2 JP59111795A JP11179584A JPH065813B2 JP H065813 B2 JPH065813 B2 JP H065813B2 JP 59111795 A JP59111795 A JP 59111795A JP 11179584 A JP11179584 A JP 11179584A JP H065813 B2 JPH065813 B2 JP H065813B2
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- JP
- Japan
- Prior art keywords
- mos transistor
- gate
- mos
- transistor
- circuit
- Prior art date
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- Logic Circuits (AREA)
Description
【発明の詳細な説明】 発明の技術分野 本発明はＭＯＳダイナミックバッファ回路に関し、該バ
ッファ回路の出力が長時間に亘って保持されるようにし
ようとするものである。
ッファ回路の出力が長時間に亘って保持されるようにし
ようとするものである。
従来技術と問題点 ＭＯＳダイナミック回路は第１図に示すようにＭＯＳト
ランジスタのゲートをコンデンサＣの電圧で突き上げる
即ちブートストラップ効果を利用する点が特徴である。
この図でＱ１〜Ｑ３はエンハンスメント型のｎチャネル
ＭＯＳ ＦＥＴであり、ＶDD，ＶSSは電源、Ｓ１，Ｓ２
は信号である。ここでＳ１はＳ２に対してプリチャージ
期間分の遅延をもたすものとする。波形図の第３図(a)
を参照しながら説明すると、入力信号Ｓ１がＨ（ハイ）
レベルであるとトランジスタＱ３はオン、出力ＯＵＴは
Ｌ（ロー）レベルであり、この状態でプリチャージ用の
信号Ｓ２がＬになってトランジスタＱ４がオフになる
と、プリチャージ期間にコンデンサＣは電源ＶDD（ＶSS
はグランドレベル）に充電される。然るのち信号Ｓ１が
ＬレベルになるとトランジスタＱ３はオフになり、トラ
ンジスタＱ２はオンであるから出力ＯＵＴは電源ＶDDの
電圧ヘプルアップされる。出力ＯＵＴがＶDDへ向って上
昇するトランジスタＱ２のゲートＡはそれよりコンデン
サＣの電圧だけ更に高いから該トランジスタＱ２はトラ
イオード領域になり、Ｂすなわち出力ＯＵＴの電圧はＶ
DDまで上昇して、通常のｎチャネルＭＯＳトランジスタ
のようにＶth（閾値電圧）だけ下るということはない。
これらの波形を第３図(b)に示す。
ランジスタのゲートをコンデンサＣの電圧で突き上げる
即ちブートストラップ効果を利用する点が特徴である。
この図でＱ１〜Ｑ３はエンハンスメント型のｎチャネル
ＭＯＳ ＦＥＴであり、ＶDD，ＶSSは電源、Ｓ１，Ｓ２
は信号である。ここでＳ１はＳ２に対してプリチャージ
期間分の遅延をもたすものとする。波形図の第３図(a)
を参照しながら説明すると、入力信号Ｓ１がＨ（ハイ）
レベルであるとトランジスタＱ３はオン、出力ＯＵＴは
Ｌ（ロー）レベルであり、この状態でプリチャージ用の
信号Ｓ２がＬになってトランジスタＱ４がオフになる
と、プリチャージ期間にコンデンサＣは電源ＶDD（ＶSS
はグランドレベル）に充電される。然るのち信号Ｓ１が
ＬレベルになるとトランジスタＱ３はオフになり、トラ
ンジスタＱ２はオンであるから出力ＯＵＴは電源ＶDDの
電圧ヘプルアップされる。出力ＯＵＴがＶDDへ向って上
昇するトランジスタＱ２のゲートＡはそれよりコンデン
サＣの電圧だけ更に高いから該トランジスタＱ２はトラ
イオード領域になり、Ｂすなわち出力ＯＵＴの電圧はＶ
DDまで上昇して、通常のｎチャネルＭＯＳトランジスタ
のようにＶth（閾値電圧）だけ下るということはない。
これらの波形を第３図(b)に示す。
このようにＭＯＳダイナミック回路は出力電圧を電源電
圧まで高めることができるという利点を持つが、ＭＯＳ
キャパシタとして構成されるコンデンサＣの電荷は長期
間保持することはできず、ＰＮジャンクションのリーク
電流などにより次第に消滅するからコンデンサ電圧は漸
減し、従ってゲート電圧が不足してＭＯＳトランジスタ
Ｑ２はＶDD−２×Ｖthの電圧降下を生じるようになる。
ＭＯＳダイナミック回路の他の利点は出力の立上がり速
いということであり、Ｃを除いたスタティックな回路で
はＭＯＳダイナミック回路ほどの速い出力の立上りは望
めない。
圧まで高めることができるという利点を持つが、ＭＯＳ
キャパシタとして構成されるコンデンサＣの電荷は長期
間保持することはできず、ＰＮジャンクションのリーク
電流などにより次第に消滅するからコンデンサ電圧は漸
減し、従ってゲート電圧が不足してＭＯＳトランジスタ
Ｑ２はＶDD−２×Ｖthの電圧降下を生じるようになる。
ＭＯＳダイナミック回路の他の利点は出力の立上がり速
いということであり、Ｃを除いたスタティックな回路で
はＭＯＳダイナミック回路ほどの速い出力の立上りは望
めない。
発明の目的 用途によっては出力のＨレベルは若干低くしてもよいが
そのＨレベルを長期間維持することができ、そして出力
の立上りは速やかであることが望まれることがある。本
発明はかゝる用途に好適な回路を提供しようとするもの
である。
そのＨレベルを長期間維持することができ、そして出力
の立上りは速やかであることが望まれることがある。本
発明はかゝる用途に好適な回路を提供しようとするもの
である。
発明の構成 本発明のＭＯＳダイナミック回路は、第１，第２のＭＯ
Ｓトランジスタを直列にして電源間に接続し、第１のＭ
ＯＳトランジスタのゲート、ソース間にはブートストラ
ップ効果を生じるコンデンサを接続した第１の回路と、
第３，第４，第５のＭＯＳトランジスタを直列にして電
源間に接続し、第３のＭＯＳトランジスタはゲートをド
レインへ接続してその閾値電圧だけの電圧降下を生じさ
せるようにし、第４のＭＯＳトランジスタのゲートは前
記第１のＭＯＳトランジスタのゲートへ接続し、そして
第４と第５のＭＯＳトランジスタの接続点を出力端とし
た第２の回路と、エンハンスメント型の第６のＭＯＳト
ランジスタとディプリーション型の第７のＭＯＳトラン
ジスタからなり、第６のＭＯＳトランジスタは、高電位
側の電源と第１のＭＯＳトランジスタのゲート間に接続
されるとともに、そのゲートをドレインへ接続して閾値
電圧だけの電圧降下を生じさせるようにし、第７のＭＯ
Ｓトランジスタは、第６のＭＯＳトランジスタと並列に
高電位側の電源と第１のＭＯＳトランジスタのゲート間
に接続され、そのゲートを第１のＭＯＳトランジスタの
ソースに接続した第３の回路とを備えてなることを特徴
とするが、次に実施例を参照しながらこれを説明する。
Ｓトランジスタを直列にして電源間に接続し、第１のＭ
ＯＳトランジスタのゲート、ソース間にはブートストラ
ップ効果を生じるコンデンサを接続した第１の回路と、
第３，第４，第５のＭＯＳトランジスタを直列にして電
源間に接続し、第３のＭＯＳトランジスタはゲートをド
レインへ接続してその閾値電圧だけの電圧降下を生じさ
せるようにし、第４のＭＯＳトランジスタのゲートは前
記第１のＭＯＳトランジスタのゲートへ接続し、そして
第４と第５のＭＯＳトランジスタの接続点を出力端とし
た第２の回路と、エンハンスメント型の第６のＭＯＳト
ランジスタとディプリーション型の第７のＭＯＳトラン
ジスタからなり、第６のＭＯＳトランジスタは、高電位
側の電源と第１のＭＯＳトランジスタのゲート間に接続
されるとともに、そのゲートをドレインへ接続して閾値
電圧だけの電圧降下を生じさせるようにし、第７のＭＯ
Ｓトランジスタは、第６のＭＯＳトランジスタと並列に
高電位側の電源と第１のＭＯＳトランジスタのゲート間
に接続され、そのゲートを第１のＭＯＳトランジスタの
ソースに接続した第３の回路とを備えてなることを特徴
とするが、次に実施例を参照しながらこれを説明する。
発明の実施例 第２図は本発明の実施例を示し、第１図と比べて、プリ
チャージ用のエンハンスメント型ＭＯＳトランジスタＱ
１に並列にディプリーション型ＭＯＳトランジスタＱ７
が接続されている点が大きく異なる。このトランジスタ
Ｑ７のゲートは、第１図では出力端のＯＵＴであったノ
ードＢに接続され、出力ＯＵＴは別に設けたエンハンス
メント型ｎチャネルＭＯＳ ＦＥＴ Ｑ４〜Ｑ６の、Ｑ
５とＱ６の接続点とする。トランジスタＱ４はゲートを
電源ＶDDへ接続してその閾値Ｖthだけ電圧降下させる素
子として使用し、トランジスタＱ５はゲートをＱ２と同
様にＭＯＳキャピャシタＣによりブーストされるノード
Ａへ接続し、そしてトランジスタＱ６のゲートへはＱ３
と同様に信号Ｓ１を入力する。この回路でもＳ１はＳ２
に対してプリチャージの期間分の遅延をもたすものとす
る。
チャージ用のエンハンスメント型ＭＯＳトランジスタＱ
１に並列にディプリーション型ＭＯＳトランジスタＱ７
が接続されている点が大きく異なる。このトランジスタ
Ｑ７のゲートは、第１図では出力端のＯＵＴであったノ
ードＢに接続され、出力ＯＵＴは別に設けたエンハンス
メント型ｎチャネルＭＯＳ ＦＥＴ Ｑ４〜Ｑ６の、Ｑ
５とＱ６の接続点とする。トランジスタＱ４はゲートを
電源ＶDDへ接続してその閾値Ｖthだけ電圧降下させる素
子として使用し、トランジスタＱ５はゲートをＱ２と同
様にＭＯＳキャピャシタＣによりブーストされるノード
Ａへ接続し、そしてトランジスタＱ６のゲートへはＱ３
と同様に信号Ｓ１を入力する。この回路でもＳ１はＳ２
に対してプリチャージの期間分の遅延をもたすものとす
る。
第３図(a)の波形図を参照しながら第２図の回路の動作
を説明するに、信号Ｓ１がＨでトランジスタＱ３，Ｑ６
がオンであると出力ＯＵＴはＬレベルであり、信号Ｓ２
がＬになるとコンデンサＣは主としてトランジスタＱ１
を通して充電され、ノードＡはＡ１点へプリチャージさ
れる。かゝる状態で信号Ｓ１がＬレベルになるとトラン
ジスタＱ３，Ｑ６はオフになり、ノードＢはオンである
トランジスタＱ２により電源ＶDDへチャージアップさ
れ、ノードＢの電位の立上りでノードＡは、充電されて
いるコンデンサＣにより突き上げられ、図示のように更
に電位が上る。即ちブートストラップ効果が生じ、トラ
ンジスタＱ２，Ｑ５はトライオード領域になってノード
Ｂは電源ＶDDまで、出力ＯＵＴはトランジスタＱ４によ
りＶDDからＶth１段落ちまでそれぞれ上昇する。
を説明するに、信号Ｓ１がＨでトランジスタＱ３，Ｑ６
がオンであると出力ＯＵＴはＬレベルであり、信号Ｓ２
がＬになるとコンデンサＣは主としてトランジスタＱ１
を通して充電され、ノードＡはＡ１点へプリチャージさ
れる。かゝる状態で信号Ｓ１がＬレベルになるとトラン
ジスタＱ３，Ｑ６はオフになり、ノードＢはオンである
トランジスタＱ２により電源ＶDDへチャージアップさ
れ、ノードＢの電位の立上りでノードＡは、充電されて
いるコンデンサＣにより突き上げられ、図示のように更
に電位が上る。即ちブートストラップ効果が生じ、トラ
ンジスタＱ２，Ｑ５はトライオード領域になってノード
Ｂは電源ＶDDまで、出力ＯＵＴはトランジスタＱ４によ
りＶDDからＶth１段落ちまでそれぞれ上昇する。
ノードＡがブートストラップ効果で電源電圧以上に突き
上げられるとき、エンハンスメント型ＭＯＳトランジス
タＱ１はカットオフ状態になるが、ディプリーション型
ＭＯＳトランジスタＱ７はノーマリオンであるからコン
デンサＣの電荷はノードＢの電圧の上昇と共に該Ｑ７を
通して電源ＶDDへ流出する。これは出力ＯＵＴが立ち上
がるまでは少なく抑える必要があるので、トランジスタ
Ｑ７にはｇｍの小さいものを使用する。ＭＯＳキャパシ
タＣの電荷がトランジスタＱ７を通して放電しキャパシ
タ電圧が下るが、Ｑ７のトランジスタはデプレション型
であるためノードＡの電位はＶDDに保たれる。この結果
トランジスタＱ４，Ｑ５は共にゲートがＶDDに保たれて
いるので、出力ＯＵＴはＶDDＶthの値を保持してこれよ
り上ることも下ることもない。
上げられるとき、エンハンスメント型ＭＯＳトランジス
タＱ１はカットオフ状態になるが、ディプリーション型
ＭＯＳトランジスタＱ７はノーマリオンであるからコン
デンサＣの電荷はノードＢの電圧の上昇と共に該Ｑ７を
通して電源ＶDDへ流出する。これは出力ＯＵＴが立ち上
がるまでは少なく抑える必要があるので、トランジスタ
Ｑ７にはｇｍの小さいものを使用する。ＭＯＳキャパシ
タＣの電荷がトランジスタＱ７を通して放電しキャパシ
タ電圧が下るが、Ｑ７のトランジスタはデプレション型
であるためノードＡの電位はＶDDに保たれる。この結果
トランジスタＱ４，Ｑ５は共にゲートがＶDDに保たれて
いるので、出力ＯＵＴはＶDDＶthの値を保持してこれよ
り上ることも下ることもない。
この第２図の回路はＣＣＤ（電荷結合装置）の間けつ的
な電荷転送動作やアナログ信号処理を行いたい時などに
好適である。
な電荷転送動作やアナログ信号処理を行いたい時などに
好適である。
発明の効果 以上説明したように本発明によれば、速やかに立上りそ
して立上り後は長期間そのＨレベルを維持するＭＯＳダ
イナミックバッファ回路が得られ、かゝる特徴を持つこ
とが望まれるＣＣＤの電荷転送部の変動の少ない転送信
号を間けつ動作に求める場合や、アナログ信号としての
ＣＣＤ信号出力のサンプル／ホールド回路に於いてサン
プル／ホールド期間を自由に選びたい場合などに用いて
有効である。
して立上り後は長期間そのＨレベルを維持するＭＯＳダ
イナミックバッファ回路が得られ、かゝる特徴を持つこ
とが望まれるＣＣＤの電荷転送部の変動の少ない転送信
号を間けつ動作に求める場合や、アナログ信号としての
ＣＣＤ信号出力のサンプル／ホールド回路に於いてサン
プル／ホールド期間を自由に選びたい場合などに用いて
有効である。
第１図はＭＯＳダイナミック回路の一例を示す回路図、
第２図は本発明の実施例を示す回路図、第３図は動作説
明用の波形図である。 図面でＱ２，Ｑ３は第１，第２のＭＯＳトランジスタ、
Ｃはコンデンサ、Ｑ４，Ｑ５，Ｑ６は第３，第４，第５
のＭＯＳトランジスタ、ＯＵＴは出力端、Ｑ１，Ｑ７は
第６，第７のＭＯＳトランジスタである。
第２図は本発明の実施例を示す回路図、第３図は動作説
明用の波形図である。 図面でＱ２，Ｑ３は第１，第２のＭＯＳトランジスタ、
Ｃはコンデンサ、Ｑ４，Ｑ５，Ｑ６は第３，第４，第５
のＭＯＳトランジスタ、ＯＵＴは出力端、Ｑ１，Ｑ７は
第６，第７のＭＯＳトランジスタである。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭57−63935（ＪＰ，Ａ) 特開 昭57−101425（ＪＰ，Ａ) 特開 昭58−20034（ＪＰ，Ａ) 特開 昭58−121830（ＪＰ，Ａ)
Claims (1)
- 【請求項１】第１、第２のＭＯＳトランジスタを直列に
して電源間に接続し、第１のＭＯＳトランジスタのゲー
ト、ソース間にはブートストラップ効果を生じるコンデ
ンサを接続した第１の回路と、 第３、第４、第５のＭＯＳトランジスタを直列にして電
源間に接続し、第３のＭＯＳトランジスタはゲートをド
レインへ接続してその閾値電圧だけの電圧降下を生じさ
せるようにし、第４のＭＯＳトランジスタのゲートは前
記第１のＭＯＳトランジスタのゲートへ接続し、そして
第４と第５のＭＯＳトランジスタの接続点を出力端とし
た第２の回路と、 エンハンスメント型の第６のＭＯＳトランジスタとディ
プリーション型の第７のＭＯＳトランジスタからなり、
第６のＭＯＳトランジスタは、高電位側の電源と第１の
ＭＯＳトランジスタのゲート間に接続されるとともに、
そのゲートをドレインへ接続して閾値電圧だけの電圧降
下を生じさせるようにし、第７のＭＯＳトランジスタ
は、第６のＭＯＳトランジスタと並列に高電位側の電源
と第１のＭＯＳトランジスタのゲート間に接続されると
ともに、そのゲートを第１のＭＯＳトランジスタのソー
スに接続した第３の回路とを備えてなることを特徴とす
るＭＯＳバッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59111795A JPH065813B2 (ja) | 1984-05-31 | 1984-05-31 | Ｍｏｓパツフア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59111795A JPH065813B2 (ja) | 1984-05-31 | 1984-05-31 | Ｍｏｓパツフア回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60254920A JPS60254920A (ja) | 1985-12-16 |
| JPH065813B2 true JPH065813B2 (ja) | 1994-01-19 |
Family
ID=14570342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59111795A Expired - Lifetime JPH065813B2 (ja) | 1984-05-31 | 1984-05-31 | Ｍｏｓパツフア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065813B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5567455B2 (ja) * | 2010-11-24 | 2014-08-06 | 新日本無線株式会社 | 信号入力回路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5763935A (en) * | 1980-10-03 | 1982-04-17 | Mitsubishi Electric Corp | Bootstrap circuit |
| JPS57101425A (en) * | 1980-12-17 | 1982-06-24 | Fujitsu Ltd | Driver circuit |
| JPS5820034A (ja) * | 1981-07-29 | 1983-02-05 | Toshiba Corp | 半導体集積回路 |
| JPS58121830A (ja) * | 1982-01-14 | 1983-07-20 | Matsushita Electric Ind Co Ltd | 出力駆動回路 |
-
1984
- 1984-05-31 JP JP59111795A patent/JPH065813B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60254920A (ja) | 1985-12-16 |
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