JPH0262112A - アナログスイッチ回路の出力リーク除去回路 - Google Patents
アナログスイッチ回路の出力リーク除去回路Info
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- JPH0262112A JPH0262112A JP63213967A JP21396788A JPH0262112A JP H0262112 A JPH0262112 A JP H0262112A JP 63213967 A JP63213967 A JP 63213967A JP 21396788 A JP21396788 A JP 21396788A JP H0262112 A JPH0262112 A JP H0262112A
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- JP
- Japan
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- transistor
- circuit
- npn transistor
- switch circuit
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- Prior art date
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- Pending
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- 238000010586 diagram Methods 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、バイポーラトランジスタで構成したアナログ
スイッチにおいて、出力に流出するリーク電流を除去す
る出力リーク除去回路に関するものである。
スイッチにおいて、出力に流出するリーク電流を除去す
る出力リーク除去回路に関するものである。
従来の技、術
先ず、従来のバイポーラトランジスタで構成されたアナ
ログスイッチ回路を第３図に示し説明する。
ログスイッチ回路を第３図に示し説明する。
ＮＰＮ ｔ−ランジスタＴ、とＮＰＮ トランジスタＴ
２で差動回路を構成し、このＮＰＮ トランジスタＴ１
とＴ２のエミッタは、ＮＰＮトランジスタＴ３と抵抗Ｒ
，で構成される第１の定電流回路１に接続され、コレク
タは、直流電圧源■、から、ＰＮＰトランジスタＴ、
、Ｔ、で構成された能動負荷が、それぞれ接続されて差
動増幅器を構成する。この差動増幅器の出力、すなわち
、ＰＮＰ トランジスタＴ４のコレクタとＮＰＮ トラ
ンジスタＴ２のコレクタの接続点は、コレクタが直流電
圧Ｒｖｓに接続されたＮＰＮ トランジスタＴ、のベー
スに接続される。このＮＰＮトランジスタＴ。
２で差動回路を構成し、このＮＰＮ トランジスタＴ１
とＴ２のエミッタは、ＮＰＮトランジスタＴ３と抵抗Ｒ
，で構成される第１の定電流回路１に接続され、コレク
タは、直流電圧源■、から、ＰＮＰトランジスタＴ、
、Ｔ、で構成された能動負荷が、それぞれ接続されて差
動増幅器を構成する。この差動増幅器の出力、すなわち
、ＰＮＰ トランジスタＴ４のコレクタとＮＰＮ トラ
ンジスタＴ２のコレクタの接続点は、コレクタが直流電
圧Ｒｖｓに接続されたＮＰＮ トランジスタＴ、のベー
スに接続される。このＮＰＮトランジスタＴ。
のエミッタは、ＮＰＮ トランジスタＴ、と抵抗Ｒ２で
構成される第２の定電流回路２に接続され、この接続点
が、前記ＮＰＮ トランジスタＴ２のベースに接続され
ている。なお、ｒａｐＮミルＮトランジスタ抵抗Ｒｓ、
Ｒａとで電流源３を構成し、この電流源３が、前記１．
第１と第２の定電流回路１．２に接続されて構成してい
る。
構成される第２の定電流回路２に接続され、この接続点
が、前記ＮＰＮ トランジスタＴ２のベースに接続され
ている。なお、ｒａｐＮミルＮトランジスタ抵抗Ｒｓ、
Ｒａとで電流源３を構成し、この電流源３が、前記１．
第１と第２の定電流回路１．２に接続されて構成してい
る。
また、ＮＰＮ トランジスタＴｌｌと抵抗Ｒ６とで第１
のスイッチ回路４を構成し、この第１のスイッチ回路３
は、前記電流源３に接続されている。
のスイッチ回路４を構成し、この第１のスイッチ回路３
は、前記電流源３に接続されている。
以上が、従来のアナログスイッチ回路の構成であり、端
子５から入力されるスイッチ回路入力が、ＬＯＷ （Ｔ
、のベース−エミッタ間電圧よりも十分低い）電位の場
合は、端子６から印加される入力信号が、端子７よりそ
のまま出力される。
子５から入力されるスイッチ回路入力が、ＬＯＷ （Ｔ
、のベース−エミッタ間電圧よりも十分低い）電位の場
合は、端子６から印加される入力信号が、端子７よりそ
のまま出力される。
また、端子５から入力されるスイッチ回路の入力が、Ｈ
ｉ（Ｔ、のベース−エミッタ間電圧よりも十分高い）電
位の場合は、トランジスタＴ、がＯＮ状態となり、この
トランジスタＴ８のコレクタに接続された、電流源３を
構成するトランジスタＴ７のコレクタ、ベースの電位は
、ＬＯＷ（ζＧｎｄ）電位となる為、電流源が完全に遮
断され、第１及び第２の定電流回路には電流が流れず、
端子６から人力信号が印加されても、端子７から出力さ
れないよう動作する。
ｉ（Ｔ、のベース−エミッタ間電圧よりも十分高い）電
位の場合は、トランジスタＴ、がＯＮ状態となり、この
トランジスタＴ８のコレクタに接続された、電流源３を
構成するトランジスタＴ７のコレクタ、ベースの電位は
、ＬＯＷ（ζＧｎｄ）電位となる為、電流源が完全に遮
断され、第１及び第２の定電流回路には電流が流れず、
端子６から人力信号が印加されても、端子７から出力さ
れないよう動作する。
発明が解決しようとする課題
しかし、このような構成においては、電流源３を第１の
スイッチ回路４により完全に遮断し、定電流回路には電
流が流れなくなったとしても、仮に、このアナログスイ
ッチ回路の出力端子７にバイアスのかかった負荷が接続
されれば、ＮＰＮトランジスタＴ、のベース、すなわち
、ＰＮＰ トランジスタＴ４のコレクタにバイアスを与
えることになる。
スイッチ回路４により完全に遮断し、定電流回路には電
流が流れなくなったとしても、仮に、このアナログスイ
ッチ回路の出力端子７にバイアスのかかった負荷が接続
されれば、ＮＰＮトランジスタＴ、のベース、すなわち
、ＰＮＰ トランジスタＴ４のコレクタにバイアスを与
えることになる。
これによって、ＰＮＰトランジスタＴ４のエミッタから
コレクタにはＩＣＢＯ（Ｔ ４）なるリーク電流が流れ
、この電流がＮＰＮ トランジスタＴ５のベースに供給
されるため増幅され、ＮＰＮトランジスタＴ、のエミッ
タよりＩｏなる電流が出力されることになる。Ｉｏは、 １０＝ＩＣＢＯ（Ｔ４）・ｈＦＥ（Ｔｓ）・・・・・・
■（ｈＦＥ （Ｔｓ）：Ｔｓの電流増幅率）で表わせる
。
コレクタにはＩＣＢＯ（Ｔ ４）なるリーク電流が流れ
、この電流がＮＰＮ トランジスタＴ５のベースに供給
されるため増幅され、ＮＰＮトランジスタＴ、のエミッ
タよりＩｏなる電流が出力されることになる。Ｉｏは、 １０＝ＩＣＢＯ（Ｔ４）・ｈＦＥ（Ｔｓ）・・・・・・
■（ｈＦＥ （Ｔｓ）：Ｔｓの電流増幅率）で表わせる
。
１、は、比較的大きい値となる為、このアナログスイッ
チ回路出力に接続される回路等に影響を与えてしまう。
チ回路出力に接続される回路等に影響を与えてしまう。
本発明は、上述した従来の欠点に鑑みてなされたもので
あり、アナログスイッチを非導通状態にした時に、出力
より電流が流れない回路を提供するものである。
あり、アナログスイッチを非導通状態にした時に、出力
より電流が流れない回路を提供するものである。
課題を解決するための手段
上記課題を解決するために、本発明のアナログスイッチ
回路の出力リーク除去回路は、差動を構成する第１と第
２のＮＰＮ トランジスタと、この第１と第２のＮＰＮ
トランジスタのエミッタ側には、第１の定電流回路が接
続され、コレクタ側には、それぞれ能動負荷が接続され
てなる差動増幅回路と、この差動増幅回路の出力が、コ
レクタが直流電圧源に接続され、エミッタが第２の定電
流回路に接続された、第３のＮＰＮ トランジスタのベ
ースに接続され、この第３のＮＰＮ トランジスタのエ
ミッタを出力すると共に、前記、第２のＮＰＮトランジ
スタのベースに帰還され、第１のＮＰＮトランジスタの
ベースから入力信号を印加されるよう構成され、かつ、
前記第１と第２の定電流源を遮断できる第１のスイッチ
回路を備えてなるアナログスイッチ回路であって、前記
、差動を構成する第２のＮＰＮ トランジスタと能動負
荷間にダイオードを付加し、前記、第１と第２の定電流
回路の電流源を遮断すると同時に、第３のＮＰＮトラン
ジスタのベースをアースに接地される第２のスイッチ回
路を備えて構成されたことを特徴としたアナログスイッ
チ回路の出力リーク除去回路。
回路の出力リーク除去回路は、差動を構成する第１と第
２のＮＰＮ トランジスタと、この第１と第２のＮＰＮ
トランジスタのエミッタ側には、第１の定電流回路が接
続され、コレクタ側には、それぞれ能動負荷が接続され
てなる差動増幅回路と、この差動増幅回路の出力が、コ
レクタが直流電圧源に接続され、エミッタが第２の定電
流回路に接続された、第３のＮＰＮ トランジスタのベ
ースに接続され、この第３のＮＰＮ トランジスタのエ
ミッタを出力すると共に、前記、第２のＮＰＮトランジ
スタのベースに帰還され、第１のＮＰＮトランジスタの
ベースから入力信号を印加されるよう構成され、かつ、
前記第１と第２の定電流源を遮断できる第１のスイッチ
回路を備えてなるアナログスイッチ回路であって、前記
、差動を構成する第２のＮＰＮ トランジスタと能動負
荷間にダイオードを付加し、前記、第１と第２の定電流
回路の電流源を遮断すると同時に、第３のＮＰＮトラン
ジスタのベースをアースに接地される第２のスイッチ回
路を備えて構成されたことを特徴としたアナログスイッ
チ回路の出力リーク除去回路。
路。
作用
アナログスイッチ回路が非導通状態になった時に、出力
トランジスタを同時にＯＦＦ状態にすることによって、
出力からは、リーク電流が流出しないようにできる。
トランジスタを同時にＯＦＦ状態にすることによって、
出力からは、リーク電流が流出しないようにできる。
実施例
第１図に、本発明に係るアナログスイッチ回路の出力リ
ーク電流除去回路の第１の実施例を示す。
ーク電流除去回路の第１の実施例を示す。
ＮＰＮトランジスタＴ、とＴ２よりなる差動回路と、こ
のトランジスタＴＩとＴ２のエミッタ側に接続された第
１の定電流回路１と、このトランジスタＴ１とＴ２のコ
レクタ側に接続されたＰＮＰトランジスタＴｅｌ、Ｔ４
からなる能動負荷と、エミッタが第２の定電流回路２と
、前記、第１と第２の定電流回路１．２に接続される電
流源３と、この電流源３を遮断させる第１のスイッチ回
路４から構成されているアナログスイッチ回路と同一で
ある。
のトランジスタＴＩとＴ２のエミッタ側に接続された第
１の定電流回路１と、このトランジスタＴ１とＴ２のコ
レクタ側に接続されたＰＮＰトランジスタＴｅｌ、Ｔ４
からなる能動負荷と、エミッタが第２の定電流回路２と
、前記、第１と第２の定電流回路１．２に接続される電
流源３と、この電流源３を遮断させる第１のスイッチ回
路４から構成されているアナログスイッチ回路と同一で
ある。
本発明は、従来のアナログスイッチ回路に、第２のスイ
ッチ回路８を付加させたものであって、この第２のスイ
ッチ回路８は、前記、スイッチ回路入力端子５から抵抗
Ｒ５を介して、アミツタが接地されたＮＰＮ トランジ
スタＴ、のベースに接続され、このＴＩＩのコレクタが
前記、ＰＮＰ トランジスタＴ４とＮＰＮ トランジス
タＴ５のベースの接続点に接続されて構成される。さら
に、本発明は、ＰＮＰ トランジスタＴ４のコレクタか
らダイオードＤ、を介して、ＮＰＮトランジスタＴ２の
コレクタに接続するよう構成している。
ッチ回路８を付加させたものであって、この第２のスイ
ッチ回路８は、前記、スイッチ回路入力端子５から抵抗
Ｒ５を介して、アミツタが接地されたＮＰＮ トランジ
スタＴ、のベースに接続され、このＴＩＩのコレクタが
前記、ＰＮＰ トランジスタＴ４とＮＰＮ トランジス
タＴ５のベースの接続点に接続されて構成される。さら
に、本発明は、ＰＮＰ トランジスタＴ４のコレクタか
らダイオードＤ、を介して、ＮＰＮトランジスタＴ２の
コレクタに接続するよう構成している。
今、このアナログスイッチ回路を非導通状態にする為に
、スイッチ回路入力端子５にＨｉ（Ｔ、、Ｔ、のベース
−エミッタ間電圧より高い）電位が入力されれば、ＮＰ
Ｎ トランジスタ８がＯＮ状態となり、前記した如く、
電流源３が遮断すると同時に、ＮＰＮ トランジスタＴ
、がＯＮ状態となって、ＮＰＮ トランジスタＴ、のベ
ースの電位がＬＯＷ （！＝ｉＧｎｄ）電位となる。
、スイッチ回路入力端子５にＨｉ（Ｔ、、Ｔ、のベース
−エミッタ間電圧より高い）電位が入力されれば、ＮＰ
Ｎ トランジスタ８がＯＮ状態となり、前記した如く、
電流源３が遮断すると同時に、ＮＰＮ トランジスタＴ
、がＯＮ状態となって、ＮＰＮ トランジスタＴ、のベ
ースの電位がＬＯＷ （！＝ｉＧｎｄ）電位となる。
すなわち、このアナログスイッチ回路の出力端子７にど
のような負荷が加わっても、前記、状態においては、完
全にＮＰＮ トランジスタＴ、はＯＦＦ状態を保つ。
のような負荷が加わっても、前記、状態においては、完
全にＮＰＮ トランジスタＴ、はＯＦＦ状態を保つ。
よって、ＰＮＰ トランジスタＴ４のエミッタからコレ
クタに流れるＩＣＢＯ（Ｔ ａ”）なるリーク電流は、
ＮＰＮ トランジスタＴ、のコレクタを通してＧｎｄ側
に流れて、ＮＰＮ トランジスタＴ、のエミッタＴ、の
エミッタにはリーク電流は発生しない。
クタに流れるＩＣＢＯ（Ｔ ａ”）なるリーク電流は、
ＮＰＮ トランジスタＴ、のコレクタを通してＧｎｄ側
に流れて、ＮＰＮ トランジスタＴ、のエミッタＴ、の
エミッタにはリーク電流は発生しない。
また、アナログスイッチ回路の出力端子に比較的高い電
位が加わっている場合に、ＮＰＮトランジスタＴ、のベ
ースの電位がＬＯＷ（ＬｉＧｎｄ）電位になったとして
も、ダイオードＤ、を付加していることにより、差動を
構成するＮＰＮ トランジスタＴ２には、全く影響はな
い。
位が加わっている場合に、ＮＰＮトランジスタＴ、のベ
ースの電位がＬＯＷ（ＬｉＧｎｄ）電位になったとして
も、ダイオードＤ、を付加していることにより、差動を
構成するＮＰＮ トランジスタＴ２には、全く影響はな
い。
発明の効果
本発明に於いては、バイポーラトランジスタで構成され
るアナログスイッチ回路を非導通状態にした時、このア
ナログスイッチ回路の出力にどのような負荷が接続され
ていても、出力トランジスタから流出するリーク電流は
完全に除去できる。
るアナログスイッチ回路を非導通状態にした時、このア
ナログスイッチ回路の出力にどのような負荷が接続され
ていても、出力トランジスタから流出するリーク電流は
完全に除去できる。
第１図は、本発明に係るバイポーラトランジスタで構成
されるアナログスイッチ回路を示す回路図、第２図は、
従来のバイポーラトランジスタで構成されるアナログス
イッチ回路を示す回路図である。 １・・・・・・第１の定電流回路、２・・・・・・第２
の定電流回路、３・・・・・・電流源、４・・・・・・
第１のスイッチ回路、５・・・・・・スイッチ入力端子
、６・・・・・・入力端子、７・・・・・・出力端子、
８・・・・・・第２のスイッチ回路。 代理人の氏名 弁理士 粟野重孝 はか１名第 図 １隊このスイッチ回佑ト 図 ど 第２の定ｑＬ５汽瓦ｒＨシ
されるアナログスイッチ回路を示す回路図、第２図は、
従来のバイポーラトランジスタで構成されるアナログス
イッチ回路を示す回路図である。 １・・・・・・第１の定電流回路、２・・・・・・第２
の定電流回路、３・・・・・・電流源、４・・・・・・
第１のスイッチ回路、５・・・・・・スイッチ入力端子
、６・・・・・・入力端子、７・・・・・・出力端子、
８・・・・・・第２のスイッチ回路。 代理人の氏名 弁理士 粟野重孝 はか１名第 図 １隊このスイッチ回佑ト 図 ど 第２の定ｑＬ５汽瓦ｒＨシ
Claims (1)
- 差動を構成する第と第２のＮＰＮトランジスタと、この
第１と第２のＮＰＮトランジスタのエミッタ側には、第
１の定電流回路が接続され、コレクタ側には、それぞれ
能動負荷が接続される差動増幅器と、この差動増幅器の
出力が、コレクタが直流電圧源に接続され、エミッタが
第２の定電流回路に接続された、第３のＮＰＮトランジ
スタのベースに接続され、この第３のＮＰＮトランジス
タのエミッタを出力すると共に、前記、第２のＮＰＮト
ランジスタのベースに帰還され、第１のＮＰＮトランジ
スタのベースから入力信号を印加されるよう構成され、
かつ前記第１と第２の定電流回路の電流源を遮断できる
第１のスイッチ回路を備えてあるアナログスイッチ回路
であって、前記、差動を構成する第２のＮＰＮトランジ
スタと能動負荷間にダイオードを付加し、前記、第１と
第２の定電流回路の電流源を遮断すると同時に、第３の
ＮＰＮトランジスタのベースをアースに接地される第２
のスイッチ回路を備えて構成されたことを特徴としたア
ナログスイッチ回路の出力リーク除去回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63213967A JPH0262112A (ja) | 1988-08-29 | 1988-08-29 | アナログスイッチ回路の出力リーク除去回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63213967A JPH0262112A (ja) | 1988-08-29 | 1988-08-29 | アナログスイッチ回路の出力リーク除去回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0262112A true JPH0262112A (ja) | 1990-03-02 |
Family
ID=16648031
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63213967A Pending JPH0262112A (ja) | 1988-08-29 | 1988-08-29 | アナログスイッチ回路の出力リーク除去回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0262112A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013078125A (ja) * | 2000-06-27 | 2013-04-25 | Semiconductor Energy Lab Co Ltd | 半導体装置及び電子機器 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61114614A (ja) * | 1984-11-08 | 1986-06-02 | Mitsubishi Electric Corp | アナログ・スイツチ回路 |
-
1988
- 1988-08-29 JP JP63213967A patent/JPH0262112A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61114614A (ja) * | 1984-11-08 | 1986-06-02 | Mitsubishi Electric Corp | アナログ・スイツチ回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013078125A (ja) * | 2000-06-27 | 2013-04-25 | Semiconductor Energy Lab Co Ltd | 半導体装置及び電子機器 |
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