JPH09307379A - Ａｇｃ回路 - Google Patents
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- JPH09307379A JPH09307379A JP14830996A JP14830996A JPH09307379A JP H09307379 A JPH09307379 A JP H09307379A JP 14830996 A JP14830996 A JP 14830996A JP 14830996 A JP14830996 A JP 14830996A JP H09307379 A JPH09307379 A JP H09307379A
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Abstract
(57)【要約】
【課題】利得調整時に発生する出力オフセット補償機能
を有するＡＧＣ回路を、低消費電力で実現する。 【解決手段】第１、第２の電界効果トランジスタのゲー
トを信号入力端子へ接続し、ソースは定電流源を介して
第１の電源へ接続し、前記第１の電界効果トランジスタ
のドレインを第３、第４の電界効果トランジスタのソー
スに接続し、前記第２の電界効果トランジスタのドレイ
ンを第５、第６の電界効果トランジスタのソースに接続
し、前記第４、第５の電界効果トランジスタのドレイン
を第１、第２の抵抗を介して第７の電界効果トランジス
タのソースに接続し、前記第３、第６および第７の電界
効果トランジスタのドレインを第２の電源へ接続し、前
記第４、第５の電界効果トランジスタのゲート同士およ
び第３、第６の電界効果トランジスタのゲート同士を互
いに第１、第２の調整端子に接続し、第７の電界効果ト
ランジスタのゲートは第３の調整端子に接続する。
を有するＡＧＣ回路を、低消費電力で実現する。 【解決手段】第１、第２の電界効果トランジスタのゲー
トを信号入力端子へ接続し、ソースは定電流源を介して
第１の電源へ接続し、前記第１の電界効果トランジスタ
のドレインを第３、第４の電界効果トランジスタのソー
スに接続し、前記第２の電界効果トランジスタのドレイ
ンを第５、第６の電界効果トランジスタのソースに接続
し、前記第４、第５の電界効果トランジスタのドレイン
を第１、第２の抵抗を介して第７の電界効果トランジス
タのソースに接続し、前記第３、第６および第７の電界
効果トランジスタのドレインを第２の電源へ接続し、前
記第４、第５の電界効果トランジスタのゲート同士およ
び第３、第６の電界効果トランジスタのゲート同士を互
いに第１、第２の調整端子に接続し、第７の電界効果ト
ランジスタのゲートは第３の調整端子に接続する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
関し、特に自動利得制御回路（「ＡＧＣ回路」という）
に関する。
関し、特に自動利得制御回路（「ＡＧＣ回路」という）
に関する。
【０００２】
【従来の技術】図５に、従来のＡＧＣ回路の一例を示
す。図５を参照して、ゲートに差動入力信号Ｖｉ１、Ｖ
ｉ２を入力し、ソースが共通接続されて定電流源Ｉ１を
介して電源Ｖｓｓへ接続され、差動対を構成する電界効
果トランジスタ（ＦＥＴ）Ｔ１、Ｔ２と、ソースが共通
接続されて電界効果トランジスタＴ１のドレインに接続
された電界効果トランジスタＴ３、Ｔ４と、ソースが共
通接続されて電界効果トランジスタＴ２のドレインに接
続された電界効果トランジスタＴ５、Ｔ６と、電界効果
トランジスタＴ４、Ｔ５のドレインはそれぞれ抵抗Ｒ
１、Ｒ２を介して電源ＶＤＤに接続され、電界効果トラ
ンジスタＴ３、Ｔ６のドレインは電源ＶＤＤに接続され
ている。
す。図５を参照して、ゲートに差動入力信号Ｖｉ１、Ｖ
ｉ２を入力し、ソースが共通接続されて定電流源Ｉ１を
介して電源Ｖｓｓへ接続され、差動対を構成する電界効
果トランジスタ（ＦＥＴ）Ｔ１、Ｔ２と、ソースが共通
接続されて電界効果トランジスタＴ１のドレインに接続
された電界効果トランジスタＴ３、Ｔ４と、ソースが共
通接続されて電界効果トランジスタＴ２のドレインに接
続された電界効果トランジスタＴ５、Ｔ６と、電界効果
トランジスタＴ４、Ｔ５のドレインはそれぞれ抵抗Ｒ
１、Ｒ２を介して電源ＶＤＤに接続され、電界効果トラ
ンジスタＴ３、Ｔ６のドレインは電源ＶＤＤに接続され
ている。
【０００３】電界効果トランジスタＴ３、Ｔ６のゲート
は第２の利得調整端子ＶＣ２に共通接続され、電界効果
トランジスタＴ４、Ｔ５のゲートは第１の利得調整端子
ＶＣ１に共通接続され、出力信号ＶO１、ＶO２はそれぞ
れ電界効果トランジスタＴ４、Ｔ５のドレインから取り
出している。
は第２の利得調整端子ＶＣ２に共通接続され、電界効果
トランジスタＴ４、Ｔ５のゲートは第１の利得調整端子
ＶＣ１に共通接続され、出力信号ＶO１、ＶO２はそれぞ
れ電界効果トランジスタＴ４、Ｔ５のドレインから取り
出している。
【０００４】電界効果トランジスタＴ３〜Ｔ６は全て同
じサイズで構成されている。
じサイズで構成されている。
【０００５】次に、図５に示した従来技術の動作につい
て、図６の波形図を参照して説明する。図６（ａ）は、
第１、第２の利得調整端子電圧ＶＣ１、ＶＣ２が等し
い、すなわちＶＣ１＝ＶＣ２の時の出力信号ＶO１、ＶO
２の波形を、図６（ｂ）は、ＶＣ１、ＶＣ２を可変した
時の出力信号ＶO１′、ＶO２′の波形を示す図である。
て、図６の波形図を参照して説明する。図６（ａ）は、
第１、第２の利得調整端子電圧ＶＣ１、ＶＣ２が等し
い、すなわちＶＣ１＝ＶＣ２の時の出力信号ＶO１、ＶO
２の波形を、図６（ｂ）は、ＶＣ１、ＶＣ２を可変した
時の出力信号ＶO１′、ＶO２′の波形を示す図である。
【０００６】Ｉｔ１〜Ｉｔ６は、差動入力信号Ｖｉ１＝
Ｖｉ２で、利得調整電圧ＶＣ１＝ＶＣ２の時に、またＩ
ｔ１′〜Ｉｔ６′は利得調整電圧ＶＣ１、ＶＣ２可変時
に電界効果トランジスタＴ１〜Ｔ６にそれぞれ流れる電
流とする。
Ｖｉ２で、利得調整電圧ＶＣ１＝ＶＣ２の時に、またＩ
ｔ１′〜Ｉｔ６′は利得調整電圧ＶＣ１、ＶＣ２可変時
に電界効果トランジスタＴ１〜Ｔ６にそれぞれ流れる電
流とする。
【０００７】また、Ｉｔ４、Ｉｔ５およびＩｔ４′、Ｉ
ｔ５′は、抵抗Ｒ１、Ｒ２へ流れる電流とする。
ｔ５′は、抵抗Ｒ１、Ｒ２へ流れる電流とする。
【０００８】また、差動入力信号Ｖｉ１＝Ｖｉ２時の利
得調整電圧ＶＣ１＝ＶＣ２での出力中心レベルと、利得
調整電圧ＶＣ１、ＶＣ２可変時の出力中心レベルとの差
を、出力オフセット電圧ΔＶｒとする。
得調整電圧ＶＣ１＝ＶＣ２での出力中心レベルと、利得
調整電圧ＶＣ１、ＶＣ２可変時の出力中心レベルとの差
を、出力オフセット電圧ΔＶｒとする。
【０００９】利得調整電圧ＶＣ１＝ＶＣ２とし、且つ差
動入力信号Ｖｉ１＝Ｖｉ２の時、電界効果トランジスタ
Ｔ３とＴ６、Ｔ４とＴ５に流れる電流は、それぞれＩｔ
３＝Ｉｔ６、Ｉｔ４＝Ｉｔ５となる。よって、出力信号
は次式（１）となる（ＶＤＤ−ＶO１）。
動入力信号Ｖｉ１＝Ｖｉ２の時、電界効果トランジスタ
Ｔ３とＴ６、Ｔ４とＴ５に流れる電流は、それぞれＩｔ
３＝Ｉｔ６、Ｉｔ４＝Ｉｔ５となる。よって、出力信号
は次式（１）となる（ＶＤＤ−ＶO１）。
【００１０】
【００１１】同じく、差動入力信号Ｖｉ１＝Ｖｉ２の
時、利得調整電圧ＶＣ１を可変すると電界効果トランジ
スタＴ４、Ｔ５の動作点が変化し、Ｔ４、Ｔ５に流れる
電流がＩｔ４′＝Ｉｔ５′に変化し、出力信号は式
（１）より次式（２）となる。
時、利得調整電圧ＶＣ１を可変すると電界効果トランジ
スタＴ４、Ｔ５の動作点が変化し、Ｔ４、Ｔ５に流れる
電流がＩｔ４′＝Ｉｔ５′に変化し、出力信号は式
（１）より次式（２）となる。
【００１２】
【００１３】よって、利得調整電圧ＶＣ１可変前後で
は、次式（３）で表される出力オフセット電圧ΔＶｒ
（＝Ｖｒ′−Ｖｒ）が生じる。
は、次式（３）で表される出力オフセット電圧ΔＶｒ
（＝Ｖｒ′−Ｖｒ）が生じる。
【００１４】 ΔＶｒ＝Ｒ１×（Ｉｔ４′−Ｉｔ４） ＝Ｒ２×（Ｉｔ５′−Ｉｔ５） …(3)
【００１５】すなわち、利得調整電圧ＶＣ１を可変する
と、抵抗Ｒ１、Ｒ２に流れる電流に変化が生じるため、
出力オフセット電圧ΔＶｒが生じる。
と、抵抗Ｒ１、Ｒ２に流れる電流に変化が生じるため、
出力オフセット電圧ΔＶｒが生じる。
【００１６】また、利得可変電圧ＶＣ２を可変した時、
ＶＣ２を基準にとれば、利得可変電圧ＶＣ１が可変され
たのと等価とされ、この場合も、出力オフセット電圧を
生じてしまう。
ＶＣ２を基準にとれば、利得可変電圧ＶＣ１が可変され
たのと等価とされ、この場合も、出力オフセット電圧を
生じてしまう。
【００１７】また、図７に示す従来のＡＧＣ回路は、図
５に示した回路に加えて、電界効果トランジスタＴ８〜
Ｔ１１および定電流源Ｉ２により構成されるオフセット
補償回路３を有している。
５に示した回路に加えて、電界効果トランジスタＴ８〜
Ｔ１１および定電流源Ｉ２により構成されるオフセット
補償回路３を有している。
【００１８】電界効果トランジスタＴ８、Ｔ９のソース
は、及び電界効果トランジスタＴ１０、Ｔ１１のソース
は互いに共通接続されて定電流源Ｉ２を介し電源ＶＳＳ
へ接続され、電界効果トランジスタＴ８、Ｔ１１のドレ
インは電源ＶＤＤへ、ゲートは利得調整端子ＶＣ１に接
続され、電界効果トランジスタＴ９、Ｔ１０のドレイン
は電界効果トランジスタＴ４、Ｔ５のドレインにそれぞ
れ接続され、ゲートは利得調整端子ＶＣ２に接続されて
いる。
は、及び電界効果トランジスタＴ１０、Ｔ１１のソース
は互いに共通接続されて定電流源Ｉ２を介し電源ＶＳＳ
へ接続され、電界効果トランジスタＴ８、Ｔ１１のドレ
インは電源ＶＤＤへ、ゲートは利得調整端子ＶＣ１に接
続され、電界効果トランジスタＴ９、Ｔ１０のドレイン
は電界効果トランジスタＴ４、Ｔ５のドレインにそれぞ
れ接続され、ゲートは利得調整端子ＶＣ２に接続されて
いる。
【００１９】また、電界効果トランジスタＴ３〜Ｔ１１
までのトランジスタサイズは全て同じで、定電流源Ｉ
１、Ｉ２の電流は大きさが等しい。
までのトランジスタサイズは全て同じで、定電流源Ｉ
１、Ｉ２の電流は大きさが等しい。
【００２０】この回路の動作を、図８を参照して説明す
る。図８（ａ）はＶＣ１＝ＶＣ２の時、図８（ｂ）は利
得調整電圧ＶＣ１、ＶＣ２可変時の出力信号ＶO１、ＶO
２波形を示す図である。
る。図８（ａ）はＶＣ１＝ＶＣ２の時、図８（ｂ）は利
得調整電圧ＶＣ１、ＶＣ２可変時の出力信号ＶO１、ＶO
２波形を示す図である。
【００２１】Ｉｔ１〜Ｉｔ１１は差動入力信号Ｖｉ１＝
Ｖｉ２で利得調整電圧ＶＣ１＝ＶＣ２の時に、またＩｔ
１′〜Ｉｔ１１′は利得調整電圧ＶＣ１、ＶＣ２可変時
に電界効果トランジスタＴ１〜Ｔ１１にそれぞれ流れる
電流とする。
Ｖｉ２で利得調整電圧ＶＣ１＝ＶＣ２の時に、またＩｔ
１′〜Ｉｔ１１′は利得調整電圧ＶＣ１、ＶＣ２可変時
に電界効果トランジスタＴ１〜Ｔ１１にそれぞれ流れる
電流とする。
【００２２】また、電界効果トランジスタＴ４、Ｔ９に
流れる電流の和Ｉｔ４＋Ｉｔ９、電界効果トランジスタ
Ｔ５、Ｔ１０に流れる電流の和Ｉｔ５＋Ｉｔ１０は抵抗
Ｒ１、Ｒ２にそれぞれ流れる電流とする。同様に、Ｉｔ
４′＋Ｉｔ９′、Ｉｔ５′＋Ｉｔ１０′は利得調整電圧
ＶＣ１、ＶＣ２可変時に電抵抗Ｒ１、Ｒ２へ流れる電流
とする。
流れる電流の和Ｉｔ４＋Ｉｔ９、電界効果トランジスタ
Ｔ５、Ｔ１０に流れる電流の和Ｉｔ５＋Ｉｔ１０は抵抗
Ｒ１、Ｒ２にそれぞれ流れる電流とする。同様に、Ｉｔ
４′＋Ｉｔ９′、Ｉｔ５′＋Ｉｔ１０′は利得調整電圧
ＶＣ１、ＶＣ２可変時に電抵抗Ｒ１、Ｒ２へ流れる電流
とする。
【００２３】利得調整電圧ＶＣ１＝ＶＣ２で、差動入力
信号Ｖｉ１＝Ｖｉ２の時、電界効果トランジスタＴ３と
Ｔ６、Ｔ４とＴ５、Ｔ８とＴ１１、Ｔ９とＴ１０はそれ
ぞれ動作点が等しく、 Ｉｔ３＝Ｉｔ６、 Ｉｔ４＝Ｉｔ５、 Ｉｔ８＝Ｉｔ１１、 Ｉｔ９＝Ｉｔ１０ となる。
信号Ｖｉ１＝Ｖｉ２の時、電界効果トランジスタＴ３と
Ｔ６、Ｔ４とＴ５、Ｔ８とＴ１１、Ｔ９とＴ１０はそれ
ぞれ動作点が等しく、 Ｉｔ３＝Ｉｔ６、 Ｉｔ４＝Ｉｔ５、 Ｉｔ８＝Ｉｔ１１、 Ｉｔ９＝Ｉｔ１０ となる。
【００２４】よって、 Ｉｔ４＋Ｉｔ９＝Ｉｔ５＋Ｉｔ１０ となり、出力信号は上式（１）と同様にして出力信号電
圧ＶO１、ＶO２は次式（４）で表される。
圧ＶO１、ＶO２は次式（４）で表される。
【００２５】
【００２６】同じく、差動入力信号Ｖｉ１＝Ｖｉ２の
時、利得調整電圧ＶＣ１を可変すると、利得調整電圧Ｖ
Ｃ１をゲート入力とする電界効果トランジスタＴ４、Ｔ
５、Ｔ８、及びＴ１１の動作点が変化し、電流は、 Ｉｔ４′＋Ｉｔ９′＝Ｉｔ５′＋Ｉｔ１０′ のように変化するため、上式（３）より、出力オフセッ
ト電圧ΔＶｒ＝Ｖｒ′−Ｖｒ）は次式（５）で与えられ
る。
時、利得調整電圧ＶＣ１を可変すると、利得調整電圧Ｖ
Ｃ１をゲート入力とする電界効果トランジスタＴ４、Ｔ
５、Ｔ８、及びＴ１１の動作点が変化し、電流は、 Ｉｔ４′＋Ｉｔ９′＝Ｉｔ５′＋Ｉｔ１０′ のように変化するため、上式（３）より、出力オフセッ
ト電圧ΔＶｒ＝Ｖｒ′−Ｖｒ）は次式（５）で与えられ
る。
【００２７】
【数１】
【００２８】一方、電界効果トランジスタＴ３、Ｔ６、
Ｔ９、Ｔ１０では、その電流変化分を打ち消すように電
流が変化する。
Ｔ９、Ｔ１０では、その電流変化分を打ち消すように電
流が変化する。
【００２９】すなわち、利得調整電圧ＶＣ１を可変した
際に、電界効果トランジスタＴ３とＴ９、Ｔ６とＴ１０
はそれぞれ同じようにＩｔ４がＩｔ４′、Ｉｔ５がＩｔ
５′への変化分を打ち消すように変化し、 Ｉｔ４＋Ｉｔ９＝Ｉｔ４′＋Ｉｔ９′、 Ｉｔ５＋Ｉｔ１０＝Ｉｔ５′＋Ｉｔ１０′ が保たれる。
際に、電界効果トランジスタＴ３とＴ９、Ｔ６とＴ１０
はそれぞれ同じようにＩｔ４がＩｔ４′、Ｉｔ５がＩｔ
５′への変化分を打ち消すように変化し、 Ｉｔ４＋Ｉｔ９＝Ｉｔ４′＋Ｉｔ９′、 Ｉｔ５＋Ｉｔ１０＝Ｉｔ５′＋Ｉｔ１０′ が保たれる。
【００３０】このため、抵抗Ｒ１、Ｒ２の電流変化分は
キャンセルされ、上式（５）から、出力オフセット電圧
ΔＶｒ＝０が成立する。
キャンセルされ、上式（５）から、出力オフセット電圧
ΔＶｒ＝０が成立する。
【００３１】また、利得調整電圧ＶＣ２を可変すると、
利得調整電圧ＶＣ２を基準にとればＶＣ１が可変された
のと等価で、よって出力オフセット電圧ΔＶｒは生じな
い。
利得調整電圧ＶＣ２を基準にとればＶＣ１が可変された
のと等価で、よって出力オフセット電圧ΔＶｒは生じな
い。
【００３２】すなわち、オフセット補償回路３が設けら
れない場合には、上式（５）における、Ｉｔ９、Ｉｔ
９′およびＩｔ１０、Ｉｔ１０′は存在しないことか
ら、上式（３）と同じ形となり、利得調整電圧可変によ
る電流変化分がキャンセルされず出力レベルが変化し、
図３に示す回路と同じように、出力オフセット電圧を生
じる。
れない場合には、上式（５）における、Ｉｔ９、Ｉｔ
９′およびＩｔ１０、Ｉｔ１０′は存在しないことか
ら、上式（３）と同じ形となり、利得調整電圧可変によ
る電流変化分がキャンセルされず出力レベルが変化し、
図３に示す回路と同じように、出力オフセット電圧を生
じる。
【００３３】このため、出力オフセット補償回路を設け
ることで、利得調整時に変化する電流を補正し、出力オ
フセットをキャンセルすることができることになる。
ることで、利得調整時に変化する電流を補正し、出力オ
フセットをキャンセルすることができることになる。
【００３４】
【発明が解決しようとする課題】しかし、図７に示した
回路においては、図５に示すＡＧＣ回路に比べ、出力オ
フセット補償回路分の消費電力が大きくなり、また素子
数も多くなるためチップ面積の増加を招くことになる。
回路においては、図５に示すＡＧＣ回路に比べ、出力オ
フセット補償回路分の消費電力が大きくなり、また素子
数も多くなるためチップ面積の増加を招くことになる。
【００３５】上記したように、従来のＡＧＣ回路（図５
参照）においては、利得調整時に出力オフセット電圧が
発生するという問題点を有している。
参照）においては、利得調整時に出力オフセット電圧が
発生するという問題点を有している。
【００３６】また、オフセット補償回路（図７参照）を
設けることにより、オフセット補償がなされるが、オフ
セット補償回路を設けるために、定電流源が複数個必要
とされ、消費電力の増大を招くという問題点を有してい
る。また、素子数も多くなるために、チップ面積が大き
くなるという問題点を有している。
設けることにより、オフセット補償がなされるが、オフ
セット補償回路を設けるために、定電流源が複数個必要
とされ、消費電力の増大を招くという問題点を有してい
る。また、素子数も多くなるために、チップ面積が大き
くなるという問題点を有している。
【００３７】従って、本発明は、上記問題点を解消する
ためになされたものであり、その目的は、利得可変時に
生ずる出力オフセットを補償するための回路用に別の定
電流源を設けることを不要とし、かつ、素子数を低減
し、低消費電力でチップ面積の小さいＡＧＧ回路を提供
することにある。
ためになされたものであり、その目的は、利得可変時に
生ずる出力オフセットを補償するための回路用に別の定
電流源を設けることを不要とし、かつ、素子数を低減
し、低消費電力でチップ面積の小さいＡＧＧ回路を提供
することにある。
【００３８】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係るＡＧＣ回路は、ゲートを第１、第２の
信号入力端子へ接続し、ソースを共通接続し定電流源を
介して第１の電源へ接続してなる第１、及び第２の電界
効果トランジスタと、ソースを共通接続し前記第１の電
界効果トランジスタのドレインに接続してなる第３、及
び第４の電界効果トランジスタと、ソースを共通接続し
前記第２の電界効果トランジスタのドレインに接続して
なる第５、及び第６の電界効果トランジスタと、一端を
前記第４、及び第５の電界効果トランジスタのドレイン
にそれぞれ接続してなる第１、第２の抵抗と、ソースを
前記第１、第２の抵抗の共通接続された他端に接続して
なる第７の電界効果トランジスタと、を備え、前記第
３、第６、及び第７の電界効果トランジスタのドレイン
を第２の電源へ共通に接続し、前記第４、及び第５の電
界効果トランジスタのゲートを第１の利得調整端子に共
通に接続し、前記第３、及び第６の電界効果トランジス
タのゲートを第２の利得調整端子に共通に接続し、前記
第７の電界効果トランジスタのゲートを第３の調整端子
に接続した、ことを特徴とする。
め、本発明に係るＡＧＣ回路は、ゲートを第１、第２の
信号入力端子へ接続し、ソースを共通接続し定電流源を
介して第１の電源へ接続してなる第１、及び第２の電界
効果トランジスタと、ソースを共通接続し前記第１の電
界効果トランジスタのドレインに接続してなる第３、及
び第４の電界効果トランジスタと、ソースを共通接続し
前記第２の電界効果トランジスタのドレインに接続して
なる第５、及び第６の電界効果トランジスタと、一端を
前記第４、及び第５の電界効果トランジスタのドレイン
にそれぞれ接続してなる第１、第２の抵抗と、ソースを
前記第１、第２の抵抗の共通接続された他端に接続して
なる第７の電界効果トランジスタと、を備え、前記第
３、第６、及び第７の電界効果トランジスタのドレイン
を第２の電源へ共通に接続し、前記第４、及び第５の電
界効果トランジスタのゲートを第１の利得調整端子に共
通に接続し、前記第３、及び第６の電界効果トランジス
タのゲートを第２の利得調整端子に共通に接続し、前記
第７の電界効果トランジスタのゲートを第３の調整端子
に接続した、ことを特徴とする。
【００３９】
【発明の実施の形態】本発明の実施の形態について図面
を参照して以下に説明する。図１は、本発明の実施の形
態の回路構成を示す図である。
を参照して以下に説明する。図１は、本発明の実施の形
態の回路構成を示す図である。
【００４０】図１を参照すると、本発明の実施の形態
は、第１、第２入力信号Ｖｉ１、Ｖｉ２をそれぞれゲー
ト入力とし、ソースを共通接続して定電流源Ｉ１を介し
電源Ｖｓｓへ接続される電界効果トランジスタＴ１、Ｔ
２と、ソースが共通接続されて電界効果トランジスタＴ
１のドレインに接続された電界効果トランジスタＴ３、
Ｔ４と、ソースが共通接続されて電界効果トランジスタ
Ｔ２のドレインに接続された電界効果トランジスタＴ
５、Ｔ６と、電界効果トランジスタＴ４、Ｔ５のドレイ
ンに一端がそれぞれ接続された抵抗Ｒ１、Ｒ２の他端を
共通接続してソースに接続し、ドレインＶＤＤを電源に
接続した電界効果トランジスタＴ７と、を備えている。
は、第１、第２入力信号Ｖｉ１、Ｖｉ２をそれぞれゲー
ト入力とし、ソースを共通接続して定電流源Ｉ１を介し
電源Ｖｓｓへ接続される電界効果トランジスタＴ１、Ｔ
２と、ソースが共通接続されて電界効果トランジスタＴ
１のドレインに接続された電界効果トランジスタＴ３、
Ｔ４と、ソースが共通接続されて電界効果トランジスタ
Ｔ２のドレインに接続された電界効果トランジスタＴ
５、Ｔ６と、電界効果トランジスタＴ４、Ｔ５のドレイ
ンに一端がそれぞれ接続された抵抗Ｒ１、Ｒ２の他端を
共通接続してソースに接続し、ドレインＶＤＤを電源に
接続した電界効果トランジスタＴ７と、を備えている。
【００４１】電界効果トランジスタＴ３、Ｔ６のドレイ
ンは電源ＶＤＤに接続され、電界効果トランジスタＴ
４、Ｔ５のゲートは第１の利得調整端子ＶＣ１に接続さ
れ、電界効果トランジスタＴ３、Ｔ６のゲートは第２の
利得調整端子ＶＣ２に接続されている。
ンは電源ＶＤＤに接続され、電界効果トランジスタＴ
４、Ｔ５のゲートは第１の利得調整端子ＶＣ１に接続さ
れ、電界効果トランジスタＴ３、Ｔ６のゲートは第２の
利得調整端子ＶＣ２に接続されている。
【００４２】さらに電界効果トランジスタＴ７のゲート
は出力オフセット調整端子ＶＣ３に接続され、出力信号
ＶO１、ＶO２は、電界効果トランジスタＴ４、Ｔ５のド
レインから取り出している。
は出力オフセット調整端子ＶＣ３に接続され、出力信号
ＶO１、ＶO２は、電界効果トランジスタＴ４、Ｔ５のド
レインから取り出している。
【００４３】また、電界効果トランジスタＴ１、Ｔ２、
およびＴ３〜Ｔ６はそれぞれ同じトランジスタサイズで
構成される。
およびＴ３〜Ｔ６はそれぞれ同じトランジスタサイズで
構成される。
【００４４】次に、本発明の実施の形態の動作について
説明する。図２、及び図３は、図１に示した、本発明の
実施の形態に係るＡＧＣ回路の動作を説明するための波
形図である。図２（ａ）、図３（ａ）は利得調整端子電
圧ＶＣ１＝ＶＣ２の時、図２（ｂ）、図３（ｂ）はＶＣ
１、ＶＣ２可変時の出力信号の波形を示したものであ
る。
説明する。図２、及び図３は、図１に示した、本発明の
実施の形態に係るＡＧＣ回路の動作を説明するための波
形図である。図２（ａ）、図３（ａ）は利得調整端子電
圧ＶＣ１＝ＶＣ２の時、図２（ｂ）、図３（ｂ）はＶＣ
１、ＶＣ２可変時の出力信号の波形を示したものであ
る。
【００４５】Ｉｔ１〜Ｉｔ７は、利得調整電圧ＶＣ１＝
ＶＣ２とし、且つ差動入力信号Ｖｉ１＝Ｖｉ２時の、電
界効果トランジスタＴ１〜Ｔ７にそれぞれ流れる電流で
あり、またＩｔ４′、Ｉｔ５′は利得調整電圧ＶＣ１、
ＶＣ２を可変した時の電流とする。
ＶＣ２とし、且つ差動入力信号Ｖｉ１＝Ｖｉ２時の、電
界効果トランジスタＴ１〜Ｔ７にそれぞれ流れる電流で
あり、またＩｔ４′、Ｉｔ５′は利得調整電圧ＶＣ１、
ＶＣ２を可変した時の電流とする。
【００４６】また、抵抗Ｒ１、Ｒ２へ流れる電流は、Ｉ
ｔ４、Ｉｔ５（ＶＣ１＝ＶＣ２、Ｖｉ１＝Ｖｉ２）、お
よびＩｔ４′、Ｉｔ５′（ＶＣ１、ＶＣ２可変時）とす
る。
ｔ４、Ｉｔ５（ＶＣ１＝ＶＣ２、Ｖｉ１＝Ｖｉ２）、お
よびＩｔ４′、Ｉｔ５′（ＶＣ１、ＶＣ２可変時）とす
る。
【００４７】また、差動入力信号Ｖｉ１＝Ｖｉ２で、第
１、第２の利得調整電圧ＶＣ１＝ＶＣ２時の出力中心レ
ベルＶｒと、ＶＣ１、ＶＣ２可変時の出力中心レベルＶ
ｒ′との差を、出力オフセット電圧ΔＶｒとする。
１、第２の利得調整電圧ＶＣ１＝ＶＣ２時の出力中心レ
ベルＶｒと、ＶＣ１、ＶＣ２可変時の出力中心レベルＶ
ｒ′との差を、出力オフセット電圧ΔＶｒとする。
【００４８】また、ＶＸ１、ＶＸ１′は、それぞれ出力
オフセット調整電圧ＶＣ３の無調整時、および無調整時
の電界効果トランジスタＴ７のドレイン−ソース間電圧
（Ｖｄｓ）とする。
オフセット調整電圧ＶＣ３の無調整時、および無調整時
の電界効果トランジスタＴ７のドレイン−ソース間電圧
（Ｖｄｓ）とする。
【００４９】利得調整電圧ＶＣ１＝ＶＣ２で、差動入力
信号Ｖｉ１＝Ｖｉ２の時、電界効果トランジスタＴ３と
Ｔ６、Ｔ４とＴ５に流れる電流は、 Ｉｔ３＝Ｉｔ４、 Ｉｔ４＝Ｉｔ５ となる。よって、出力信号ＶO１、ＶO２は次式（６）で
表される（端子電圧はＶＤＤ−ＶO１、ＶＤＤ−ＶO
２）。
信号Ｖｉ１＝Ｖｉ２の時、電界効果トランジスタＴ３と
Ｔ６、Ｔ４とＴ５に流れる電流は、 Ｉｔ３＝Ｉｔ４、 Ｉｔ４＝Ｉｔ５ となる。よって、出力信号ＶO１、ＶO２は次式（６）で
表される（端子電圧はＶＤＤ−ＶO１、ＶＤＤ−ＶO
２）。
【００５０】
【００５１】ここで、第１の利得調整電圧ＶＣ１を可変
すると、利得調整電圧ＶＣ１をゲート入力とする電界効
果トランジスタＴ３とＴ６、Ｔ４とＴ５の動作点が変化
し、流れる電流はそれぞれＩｔ３′、Ｉｔ４′、Ｉｔ
５′、Ｉｔ６′に変化する。
すると、利得調整電圧ＶＣ１をゲート入力とする電界効
果トランジスタＴ３とＴ６、Ｔ４とＴ５の動作点が変化
し、流れる電流はそれぞれＩｔ３′、Ｉｔ４′、Ｉｔ
５′、Ｉｔ６′に変化する。
【００５２】このため、出力信号ＶO１′、ＶO２′は上
式（６）より次式（７）となる。
式（６）より次式（７）となる。
【００５３】
【００５４】しかし、上式（３）と同様に、出力オフセ
ット電圧ΔＶｒが生じる。
ット電圧ΔＶｒが生じる。
【００５５】この出力オフセット電圧ΔＶｒをキャンセ
ルするために、出力オフセット調整電圧ＶＣ３を調整
し、電界効果トランジスタＴ７のゲート電圧を可変する
ことで、電界効果トランジスタＴ７のＶＸ１をＶＸ１′
に可変する。
ルするために、出力オフセット調整電圧ＶＣ３を調整
し、電界効果トランジスタＴ７のゲート電圧を可変する
ことで、電界効果トランジスタＴ７のＶＸ１をＶＸ１′
に可変する。
【００５６】この時、出力オフセット電圧ΔＶｒは次式
（８）で与えられる。
（８）で与えられる。
【００５７】 ΔＶｒ ＝Ｒ1×(Ｉｔ4′−Ｉｔ4)−(ＶＸ1′−ＶＸ1) ＝Ｒ2×(Ｉｔ5′−Ｉｔ5)−(ＶＸ1′−ＶＸ1) …(8)
【００５８】すなわち、出力オフセット電圧ΔＶｒ＝０
となるように出力オフセット調整電圧ＶＣ３を調整する
ことで、出力オフセット電圧ΔＶｒをキャンセルでき
る。
となるように出力オフセット調整電圧ＶＣ３を調整する
ことで、出力オフセット電圧ΔＶｒをキャンセルでき
る。
【００５９】図４に、本発明の第２の実施形態の構成を
示す。図４を参照して、本発明の第２の実施の形態は、
図１に示した第１の実施の形態における電界効果トラン
ジスタＴ１〜Ｔ７をバイポーラトランジスタＴ２１〜Ｔ
２７としたものである。
示す。図４を参照して、本発明の第２の実施の形態は、
図１に示した第１の実施の形態における電界効果トラン
ジスタＴ１〜Ｔ７をバイポーラトランジスタＴ２１〜Ｔ
２７としたものである。
【００６０】利得調整電圧ＶＣ１、ＶＣ２可変時、上式
（８）式に表されるのと同様に、出力オフセット電圧Δ
Ｖｒをキャンセルするように出力オフセット調整電圧Ｖ
Ｃ３を可変し、バイポーラトランジスタＴ２７のコレク
タ−エミッタ間電圧ＶＸ２をＶＸ２′へ可変すれば、出
力オフセット電圧ΔＶｒをキャンセルすることができ
る。
（８）式に表されるのと同様に、出力オフセット電圧Δ
Ｖｒをキャンセルするように出力オフセット調整電圧Ｖ
Ｃ３を可変し、バイポーラトランジスタＴ２７のコレク
タ−エミッタ間電圧ＶＸ２をＶＸ２′へ可変すれば、出
力オフセット電圧ΔＶｒをキャンセルすることができ
る。
【００６１】上記したように、本発明の実施の形態にお
いては、出力オフセット補償用の定電流源を有する出力
オフセット補償回路の代わりに、出力オフセット補償用
の電界効果トランジスタＴ７、またはバイポーラトラン
ジスタＴ２７を用いることで出力オフセット補償を実現
することができ、またオフセット補償回路用に定電流源
を新たに設ける必要もなく、消費電流及び回路規模の増
大を抑止したものである。
いては、出力オフセット補償用の定電流源を有する出力
オフセット補償回路の代わりに、出力オフセット補償用
の電界効果トランジスタＴ７、またはバイポーラトラン
ジスタＴ２７を用いることで出力オフセット補償を実現
することができ、またオフセット補償回路用に定電流源
を新たに設ける必要もなく、消費電流及び回路規模の増
大を抑止したものである。
【００６２】
【発明の効果】以上説明したように、本発明のＡＧＣ回
路によれば、利得可変時に生ずる出力オフセットを補償
するための回路用の別の定電流源が必要なく、定電流源
が少なくて済むことから、消費電力を低減することがで
きるという利点を有する。
路によれば、利得可変時に生ずる出力オフセットを補償
するための回路用の別の定電流源が必要なく、定電流源
が少なくて済むことから、消費電力を低減することがで
きるという利点を有する。
【００６３】また、本発明によれば、従来のオフセット
補償回路と比べて素子数を低減したことにより、チップ
面積を縮小する、という効果を有する。
補償回路と比べて素子数を低減したことにより、チップ
面積を縮小する、という効果を有する。
【図１】本発明の実施の形態の回路構成を示す図であ
る。
る。
【図２】本発明の実施の形態の動作を説明するための出
力信号波形を示す図である。
力信号波形を示す図である。
【図３】本発明の実施の形態の動作を説明するための出
力信号波形を示す図である。
力信号波形を示す図である。
【図４】本発明の別の実施の形態の回路構成を示す図図
である。
である。
【図５】従来のＡＧＣ回路の一例を示す図である。
【図６】従来のＡＧＣ回路の動作を説明するための出力
信号波形を示す図である。
信号波形を示す図である。
【図７】従来のオフセット補償回路を備えたＡＧＣ回路
の一例を示す図である。
の一例を示す図である。
【図８】従来のオフセット補償回路を備えたＡＧＣ回路
の動作を説明するための出力信号波形を示す図である。
の動作を説明するための出力信号波形を示す図である。
１、２ ＡＧＣ回路 ３ オフセット補償回路 Ｔ１〜Ｔ１１ 電界効果トランジスタ Ｔ２１〜Ｔ２７ バイポーラトランジスタ Ｒ１、Ｒ２ 抵抗 ＶＤＤ、ＶＳＳ、ＶＣＣ、ＶＥＥ 電源および電源電圧 Ｉ１、Ｉ２ 定電流源 Ｉｔ１〜Ｉｔ１１、Ｉｔ１′〜Ｉｔ１１′ 電界効果ト
ランジスタの電流 Ｉｔ２４、Ｉｔ２５、Ｉｔ２４′、Ｉｔ２５′ バイポ
ーラトランジスタの電流 ＶＣ１、ＶＣ２ 利得調整端子および調整電圧 ＶＣ３ オフセット調整端子および調整電圧 ＶＸ１、ＶＸ１′ オフセット調整用電界トランジスタ
のドレイン〜ソース間電圧 ＶＸ２、ＶＸ２′ オフセット調整用バイポーラトラン
ジスタのコレクタ〜エミッタ間電圧 Ｖｉ１、Ｖｉ２ 差動入力信号 ＶO１、ＶO２、ＶO１′、ＶO２′ 出力信号 Ｖｒ、Ｖｒ′ 入力バランス時の出力中心レベル ΔＶｒ 出力オフセット電圧
ランジスタの電流 Ｉｔ２４、Ｉｔ２５、Ｉｔ２４′、Ｉｔ２５′ バイポ
ーラトランジスタの電流 ＶＣ１、ＶＣ２ 利得調整端子および調整電圧 ＶＣ３ オフセット調整端子および調整電圧 ＶＸ１、ＶＸ１′ オフセット調整用電界トランジスタ
のドレイン〜ソース間電圧 ＶＸ２、ＶＸ２′ オフセット調整用バイポーラトラン
ジスタのコレクタ〜エミッタ間電圧 Ｖｉ１、Ｖｉ２ 差動入力信号 ＶO１、ＶO２、ＶO１′、ＶO２′ 出力信号 Ｖｒ、Ｖｒ′ 入力バランス時の出力中心レベル ΔＶｒ 出力オフセット電圧
Claims (3)
- 【請求項１】共通接続された信号端子を定電流源に接続
し入力信号を各制御端子に入力してなる第１の差動対ト
ランジスタの各出力端に、共通接続された信号端子をそ
れぞれ接続し各制御端子に第１、第２の利得調整電圧を
入力する第２、第３の差動対トランジスタを備え、前記
第２、第３の差動対トランジスタの一の出力端同士を負
荷抵抗素子を介して接続し、該接続点と電源間に、出力
オフセット調整用の電圧を制御端子に入力するトランジ
スタを挿入してなることを特徴とするＡＧＣ回路。 - 【請求項２】ゲートを第１、第２の信号入力端子へ接続
し、ソースを共通接続し定電流源を介して第１の電源へ
接続してなる第１、及び第２の電界効果トランジスタ
と、 ソースを共通接続し前記第１の電界効果トランジスタの
ドレインに接続してなる第３、及び第４の電界効果トラ
ンジスタと、 ソースを共通接続し前記第２の電界効果トランジスタの
ドレインに接続してなる第５、及び第６の電界効果トラ
ンジスタと、 一端を前記第４、及び第５の電界効果トランジスタのド
レインにそれぞれ接続してなる第１、第２の抵抗と、 ソースを前記第１、第２の抵抗の共通接続された他端に
接続してなる第７の電界効果トランジスタと、 を備え、 前記第３、第６、及び第７の電界効果トランジスタのド
レインを第２の電源へ共通に接続し、 前記第４、及び第５の電界効果トランジスタのゲートを
第１の利得調整端子に共通に接続し、 前記第３、及び第６の電界効果トランジスタのゲートを
第２の利得調整端子に共通に接続し、 前記第７の電界効果トランジスタのゲートを第３の調整
端子に接続した、 ことを特徴とするＡＧＣ回路。 - 【請求項３】ベースを第１、第２の信号入力端子へ接続
し、エミッタを共通接続し定電流源を介して第１の電源
へ接続してなる第１、及び第２のバイポーラトランジス
タと、 エミッタを共通接続し前記第１のバイポーラトランジス
タのコレクタに接続してなる第３、及び第４のバイポー
ラトランジスタと、 エミッタを共通接続し前記第２のバイポーラトランジス
タのコレクタに接続してなる第５、及び第６のバイポー
ラトランジスタと、 一端を前記第４、及び第５のバイポーラトランジスタの
コレクタにそれぞれ接続してなる第１、第２の抵抗と、 エミッタを前記第１、第２の抵抗の共通接続された他端
に接続してなる第７のバイポーラトランジスタと、 を備え、 前記第３、第６、及び第７のバイポーラトランジスタの
コレクタを第２の電源へ共通に接続し、 前記第４、及び第５のバイポーラトランジスタのベース
を第１の利得調整端子に共通に接続し、 前記第３、及び第６のバイポーラトランジスタのベース
を第２の利得調整端子に共通に接続し、 前記第７のバイポーラトランジスタのベースを第３の調
整端子に接続した、 ことを特徴とするＡＧＣ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14830996A JPH09307379A (ja) | 1996-05-17 | 1996-05-17 | Ａｇｃ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14830996A JPH09307379A (ja) | 1996-05-17 | 1996-05-17 | Ａｇｃ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09307379A true JPH09307379A (ja) | 1997-11-28 |
Family
ID=15449915
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14830996A Pending JPH09307379A (ja) | 1996-05-17 | 1996-05-17 | Ａｇｃ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09307379A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6809591B1 (en) | 2003-06-10 | 2004-10-26 | Matsushita Electric Industrial Co., Ltd. | AGC circuit providing control of output signal amplitude and of output signal DC level |
| JP2013247421A (ja) * | 2012-05-24 | 2013-12-09 | Hitachi Ltd | 半導体装置および通信装置 |
| US20140117210A1 (en) * | 2007-05-17 | 2014-05-01 | Sony Corporation | Image pickup circuit, cmos sensor, and image pickup device |
-
1996
- 1996-05-17 JP JP14830996A patent/JPH09307379A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6809591B1 (en) | 2003-06-10 | 2004-10-26 | Matsushita Electric Industrial Co., Ltd. | AGC circuit providing control of output signal amplitude and of output signal DC level |
| US20140117210A1 (en) * | 2007-05-17 | 2014-05-01 | Sony Corporation | Image pickup circuit, cmos sensor, and image pickup device |
| JP2013247421A (ja) * | 2012-05-24 | 2013-12-09 | Hitachi Ltd | 半導体装置および通信装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990302 |