JPS6153893B2 - - Google Patents
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- JPS6153893B2 JPS6153893B2 JP53028660A JP2866078A JPS6153893B2 JP S6153893 B2 JPS6153893 B2 JP S6153893B2 JP 53028660 A JP53028660 A JP 53028660A JP 2866078 A JP2866078 A JP 2866078A JP S6153893 B2 JPS6153893 B2 JP S6153893B2
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- transistor
- collector
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- circuit
- power supply
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- 239000003990 capacitor Substances 0.000 description 16
- 238000007493 shaping process Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 8
- 230000007423 decrease Effects 0.000 description 6
- 229920006395 saturated elastomer Polymers 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000009738 saturating Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K4/00—Generating pulses having essentially a finite slope or stepped portions
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K6/00—Manipulating pulses having a finite slope and not covered by one of the other main groups of this subclass
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- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明は入力パルス信号に同期したトリガパル
スを形成するトリガパルス形成回路の改良に関す
る。
スを形成するトリガパルス形成回路の改良に関す
る。
従来、単安定マルチバイブレータその他のデジ
タル回路をトリガするためのトリガパルスを形成
する回路として、単に抵抗およびコンデンサから
なる微分回路が知られている。しかし上記の微分
回路によるときは入力パルス信号の立上りおよび
立下り時間、微分回路の時定数のばらつきなどに
よつてパルス幅および振幅の安定したトリガパル
スを形成することができない欠点があつた。
タル回路をトリガするためのトリガパルスを形成
する回路として、単に抵抗およびコンデンサから
なる微分回路が知られている。しかし上記の微分
回路によるときは入力パルス信号の立上りおよび
立下り時間、微分回路の時定数のばらつきなどに
よつてパルス幅および振幅の安定したトリガパル
スを形成することができない欠点があつた。
このため第１図に示す回路が知られている。第
１図の回路はトリガパルス形成回路と、前記トリ
ガパルス形成回路の出力を整形するパルス整形回
路を示しており、トリガパルス形成回路はトラン
ジスタ１および２のエミツタを共通接続し、共通
エミツタを定電流源３を通して接地したエミツタ
結合型差動増幅器を構成し、トランジスタ１のコ
レクタは負荷抵抗４を通して電源＋B2に、トラ
ンジスタ２のコレクタは負荷抵抗５とコンデンサ
６とからなる積分回路を通して電源＋B1に接続
し、トランジスタ１および２の出力をダイオード
８および９により論理積演算するように構成さ
れ、パルス整形回路はトランジスタ１０および１
１、定電流源１２からなる電流スイツチ回路で構
成されている。電源＋B1の電圧＋ＶB1と電源＋B2
の電圧＋ＶB2は、ＶB1＞ＶB2の関係に設定され
る。
１図の回路はトリガパルス形成回路と、前記トリ
ガパルス形成回路の出力を整形するパルス整形回
路を示しており、トリガパルス形成回路はトラン
ジスタ１および２のエミツタを共通接続し、共通
エミツタを定電流源３を通して接地したエミツタ
結合型差動増幅器を構成し、トランジスタ１のコ
レクタは負荷抵抗４を通して電源＋B2に、トラ
ンジスタ２のコレクタは負荷抵抗５とコンデンサ
６とからなる積分回路を通して電源＋B1に接続
し、トランジスタ１および２の出力をダイオード
８および９により論理積演算するように構成さ
れ、パルス整形回路はトランジスタ１０および１
１、定電流源１２からなる電流スイツチ回路で構
成されている。電源＋B1の電圧＋ＶB1と電源＋B2
の電圧＋ＶB2は、ＶB1＞ＶB2の関係に設定され
る。
入力端子INに印加された入力パルス信号によ
り、トランジスタ１および２のコレクタに相互に
逆位相の出力パルスを得て、トランジスタ２の出
力パルスを積分し、この積分した出力とトランジ
スタ１からの出力パルスとの論理積をとり、トリ
ガパルスを形成し、さらに電流スイツチ回路によ
り波形整形して整形されたトリガパルスを得てい
た。尚、７及び１５はスレツシユホルドレベル設
定用電源である。
り、トランジスタ１および２のコレクタに相互に
逆位相の出力パルスを得て、トランジスタ２の出
力パルスを積分し、この積分した出力とトランジ
スタ１からの出力パルスとの論理積をとり、トリ
ガパルスを形成し、さらに電流スイツチ回路によ
り波形整形して整形されたトリガパルスを得てい
た。尚、７及び１５はスレツシユホルドレベル設
定用電源である。
しかし上記のトリガパルス形成回路を集積回路
とする場合には積分回路のコンデンサ６の静電容
量を極めて小さくすることが望ましい。従つてコ
ンデンサ６の静電容量を小さくするにともなつて
負荷抵抗５の抵抗値を大きくし、かつ定電流源３
の電流を小さくしなければならない。このためト
リガパルス形成回路の出力インピーダンスが大き
くなつて次段のたとえばパルス整形回路、レベル
シフタ、フリツプフロツプなどの回路を駆動する
駆動能力が下つてしまう。すなわち回路素子の値
のばらつきおよびドリフト、周囲温度などの周囲
条件の変化に対して安定したトリガパルスを形成
することができない欠点があつた。このため集積
回路化するには問題があつた。
とする場合には積分回路のコンデンサ６の静電容
量を極めて小さくすることが望ましい。従つてコ
ンデンサ６の静電容量を小さくするにともなつて
負荷抵抗５の抵抗値を大きくし、かつ定電流源３
の電流を小さくしなければならない。このためト
リガパルス形成回路の出力インピーダンスが大き
くなつて次段のたとえばパルス整形回路、レベル
シフタ、フリツプフロツプなどの回路を駆動する
駆動能力が下つてしまう。すなわち回路素子の値
のばらつきおよびドリフト、周囲温度などの周囲
条件の変化に対して安定したトリガパルスを形成
することができない欠点があつた。このため集積
回路化するには問題があつた。
本発明は上記にかんがみなされたもので、上記
の欠点を解消したトリガパルス形成回路を提供す
ることを目的とする。
の欠点を解消したトリガパルス形成回路を提供す
ることを目的とする。
また、本発明の第２の目的はトリガパルス形成
回路を構成するトランジスタを飽和させないトリ
ガパルス形成回路を提供することである。
回路を構成するトランジスタを飽和させないトリ
ガパルス形成回路を提供することである。
本願において開示される発明のうち代表的なも
のの概要を説明すれば、下記の通りである。すな
わち、それぞれのエミツタが接続されるとともに
入力パルス信号に応答する第１と第２のトランジ
スタ１６，１７と、上記第１のトランジスタ１６
のコレクタにその一端が接続された負荷１９と、
上記第２のトランジスタ１７のコレクタにその一
端が接続された時定数回路２０，２１と、上記負
荷１９の他端に接続された第１の電源供給手段＋
B2と、上記時定数回路２０，２１の他端に接続
された上記第１の電源供給手段＋B2の電圧より
も電圧の高い第２の電源供給手段＋B1と、上記
第１の電源供給手段＋B2にアノードが接続さ
れ、かつ上記第２のトランジスタ１７のコレクタ
にカソードが接続されたダイオード２３，２４よ
りなるクランプ回路と、第３のトランジスタ２２
と、出力端子OUTとを具備し、上記第３のトラ
ンジスタ２２のエミツタは上記第１のトランジス
タ１６の上記コレクタに接続され、上記第３のト
ランジスタ２２のベースは上記第２のトランジス
タ１７の上記コレクタに接続され、上記第３のト
ランジスタ２２のコレクタは上記第２の電源供給
手段＋B1に接続され、上記出力端子OUTは上記
第３のトランジスタ２２の上記エミツタに接続さ
れることにより、上記第３のトランジスタ２２は
上記第１のトランジスタ１６のコレクタ信号と上
記第２のトランジスタ１７のコレクタ信号との論
理演算を実行するとともに、上記第３のトランジ
スタ２２はこの論理演算の出力を上記出力端子
OUTに低出力インピーダンスで送出することを
特徴とする。
のの概要を説明すれば、下記の通りである。すな
わち、それぞれのエミツタが接続されるとともに
入力パルス信号に応答する第１と第２のトランジ
スタ１６，１７と、上記第１のトランジスタ１６
のコレクタにその一端が接続された負荷１９と、
上記第２のトランジスタ１７のコレクタにその一
端が接続された時定数回路２０，２１と、上記負
荷１９の他端に接続された第１の電源供給手段＋
B2と、上記時定数回路２０，２１の他端に接続
された上記第１の電源供給手段＋B2の電圧より
も電圧の高い第２の電源供給手段＋B1と、上記
第１の電源供給手段＋B2にアノードが接続さ
れ、かつ上記第２のトランジスタ１７のコレクタ
にカソードが接続されたダイオード２３，２４よ
りなるクランプ回路と、第３のトランジスタ２２
と、出力端子OUTとを具備し、上記第３のトラ
ンジスタ２２のエミツタは上記第１のトランジス
タ１６の上記コレクタに接続され、上記第３のト
ランジスタ２２のベースは上記第２のトランジス
タ１７の上記コレクタに接続され、上記第３のト
ランジスタ２２のコレクタは上記第２の電源供給
手段＋B1に接続され、上記出力端子OUTは上記
第３のトランジスタ２２の上記エミツタに接続さ
れることにより、上記第３のトランジスタ２２は
上記第１のトランジスタ１６のコレクタ信号と上
記第２のトランジスタ１７のコレクタ信号との論
理演算を実行するとともに、上記第３のトランジ
スタ２２はこの論理演算の出力を上記出力端子
OUTに低出力インピーダンスで送出することを
特徴とする。
以下、本発明を実施例により説明する。
第２図は本発明のトリガパルス形成回路の一実
施例の回路図である。第２図において１６および
１７はトランジスタであり、トランジスタ１６お
よび１７のエミツタを共通接続して定電流源１８
を通して接地しエミツタ結合型差動増幅器を構成
し、トランジスタ１６および１７のベース間に入
力パルス信号を印加する。トランジスタ１６のコ
レクタは負荷抵抗１９を通して電源＋B2に、ト
ランジスタ１７のコレクタは負荷抵抗２０と負荷
抵抗２０に並列接続したコンデンサ２１とからな
る積分回路を通して電源＋B1に接続する。一
方、トランジスタ１６のコレクタは出力端子
OUTに接続するとともにトランジスタ２２のエ
ミツタに接続する。トランジスタ２２のベースは
トランジスタ１７のコレクタに、トランジスタ２
２のコレクタは電源＋B1に、すなわちトランジ
スタ２２のベースおよびコレクタは積分回路の両
端に接続する。また、トランジスタ１７のコレク
タと電源＋B2との間に直列に接続したダイオー
ド２３および２４を図示のように接続する。
施例の回路図である。第２図において１６および
１７はトランジスタであり、トランジスタ１６お
よび１７のエミツタを共通接続して定電流源１８
を通して接地しエミツタ結合型差動増幅器を構成
し、トランジスタ１６および１７のベース間に入
力パルス信号を印加する。トランジスタ１６のコ
レクタは負荷抵抗１９を通して電源＋B2に、ト
ランジスタ１７のコレクタは負荷抵抗２０と負荷
抵抗２０に並列接続したコンデンサ２１とからな
る積分回路を通して電源＋B1に接続する。一
方、トランジスタ１６のコレクタは出力端子
OUTに接続するとともにトランジスタ２２のエ
ミツタに接続する。トランジスタ２２のベースは
トランジスタ１７のコレクタに、トランジスタ２
２のコレクタは電源＋B1に、すなわちトランジ
スタ２２のベースおよびコレクタは積分回路の両
端に接続する。また、トランジスタ１７のコレク
タと電源＋B2との間に直列に接続したダイオー
ド２３および２４を図示のように接続する。
尚、電源＋B1の電圧ＶB1は電源＋B2の電圧ＶB2
より高い電圧に設定し、所定のパルス幅が得られ
るようにする。
より高い電圧に設定し、所定のパルス幅が得られ
るようにする。
以上の如く構成した第２図に示すトリガパルス
形成回路の作用について説明する。
形成回路の作用について説明する。
入力として第３図ａに示すような入力パルス信
号がトランジスタ１６および１７のベース間に印
加されると、或るレベルをスレツシユホルドレベ
ルとして、入力パルス信号が前記レベルを超えた
ときはトランジスタ１６はオン、トランジスタ１
７はオフ状態となる。この状態（）の状態と記
す。また前記レベル以下に入力パルス信号が減少
したときはトランジスタ１６はオフ、トランジス
タ１７はオン状態となる。この状態を（）の状
態と記す。
号がトランジスタ１６および１７のベース間に印
加されると、或るレベルをスレツシユホルドレベ
ルとして、入力パルス信号が前記レベルを超えた
ときはトランジスタ１６はオン、トランジスタ１
７はオフ状態となる。この状態（）の状態と記
す。また前記レベル以下に入力パルス信号が減少
したときはトランジスタ１６はオフ、トランジス
タ１７はオン状態となる。この状態を（）の状
態と記す。
まず、入力パルス信号が（）の状態から
（）の状態になると、トランジスタ１６はオフ
からオン状態に、トランジスタ１７はオンからオ
フ状態になり、第３図ｂに示した如くトランジス
タ１６のコレクタ電圧V1は電源＋B2の電圧ＶB2か
ら（ＶB2−I0R1）となる。ここでI0定電流源１８の
電流を、R1は負荷抵抗１９の抵抗値を示す。
尚、トランジスタ１６のオンによつて負荷抵抗１
９の両端間に生じる電圧降下の振幅値I0R1は以下
に説明するダイオード２３の順方向電圧ＶF23、
ダイオード２４の順方向電圧ＶF24、トランジス
タ２２のベース・エミツタ間順方向電圧ＶBF22と
の関係において下記の条件を満たす如く、定電流
源１８の電流値I0および負荷抵抗１９の抵抗値R1
がそれぞれ設定されているものである。
（）の状態になると、トランジスタ１６はオフ
からオン状態に、トランジスタ１７はオンからオ
フ状態になり、第３図ｂに示した如くトランジス
タ１６のコレクタ電圧V1は電源＋B2の電圧ＶB2か
ら（ＶB2−I0R1）となる。ここでI0定電流源１８の
電流を、R1は負荷抵抗１９の抵抗値を示す。
尚、トランジスタ１６のオンによつて負荷抵抗１
９の両端間に生じる電圧降下の振幅値I0R1は以下
に説明するダイオード２３の順方向電圧ＶF23、
ダイオード２４の順方向電圧ＶF24、トランジス
タ２２のベース・エミツタ間順方向電圧ＶBF22と
の関係において下記の条件を満たす如く、定電流
源１８の電流値I0および負荷抵抗１９の抵抗値R1
がそれぞれ設定されているものである。
I0R1＜ＶF23＋ＶF24＋ＶBE22
一方、トランジスタ１７のコレクタ電圧V2
は、トランジスタ１７がオフ状態となつたことか
らコンデンサ２１の電荷は放電し、負荷抵抗２０
の抵抗値R2とコンデンサ２１の静電容量Ｃとの
積R2・Ｃの時定数に従つて次に状態が（）の
状態に切替る時点まであるいはＶB1になるまで増
加する。ここでＶB1は電源B1の電圧である。そこ
でトランジスタ１６のコレクタ電圧V1は前述の
如く（ＶB2−I0R1）のレベルにあるが、トランジ
スタ２２のベース・エミツタ間の順方向電圧降下
をＶBE3とすれば、トランジスタ２２によつてV2
−ＶBE3＞ＶB2−I0R1の関係が成立する範囲にお
いてトランジスタ２２はオン状態となり、トラン
ジスタ１６のコレクタ電圧V1は（V2−ＶBE3）と
なり、トランジスタ１７のコレクタ電圧V2に従
つて増加する。
は、トランジスタ１７がオフ状態となつたことか
らコンデンサ２１の電荷は放電し、負荷抵抗２０
の抵抗値R2とコンデンサ２１の静電容量Ｃとの
積R2・Ｃの時定数に従つて次に状態が（）の
状態に切替る時点まであるいはＶB1になるまで増
加する。ここでＶB1は電源B1の電圧である。そこ
でトランジスタ１６のコレクタ電圧V1は前述の
如く（ＶB2−I0R1）のレベルにあるが、トランジ
スタ２２のベース・エミツタ間の順方向電圧降下
をＶBE3とすれば、トランジスタ２２によつてV2
−ＶBE3＞ＶB2−I0R1の関係が成立する範囲にお
いてトランジスタ２２はオン状態となり、トラン
ジスタ１６のコレクタ電圧V1は（V2−ＶBE3）と
なり、トランジスタ１７のコレクタ電圧V2に従
つて増加する。
尚、第３図ｂにおいて一点鎖線V0はV0＝（V2−
ＶBE3）の値の変化を示している。
ＶBE3）の値の変化を示している。
つぎに入力パルス信号の状態が変つて、（）
の状態から（）の状態に切替ると、トランジス
タ１６はオンからオフ状態に、トランジスタ１７
はオフからオン状態になり、トランジスタ１７の
コレクタ電圧V2は定電流源１８とコンデンサ２
１の特性に応じて減少する。いまダイオード２３
および２４のオン状態時のそれぞれの順方向電圧
降下の和の電圧をＶDとすれば、トランジスタ１
７のコレクタ電圧V2が（ＶB2−ＶD）＞V2の関係
を満たす電圧に下降したとき、ダイオード２３お
よび２４はオン状態となり、トランジスタ１７の
コレクタ電圧V2は（ＶB2−ＶD）の電圧以下には
減少しない。
の状態から（）の状態に切替ると、トランジス
タ１６はオンからオフ状態に、トランジスタ１７
はオフからオン状態になり、トランジスタ１７の
コレクタ電圧V2は定電流源１８とコンデンサ２
１の特性に応じて減少する。いまダイオード２３
および２４のオン状態時のそれぞれの順方向電圧
降下の和の電圧をＶDとすれば、トランジスタ１
７のコレクタ電圧V2が（ＶB2−ＶD）＞V2の関係
を満たす電圧に下降したとき、ダイオード２３お
よび２４はオン状態となり、トランジスタ１７の
コレクタ電圧V2は（ＶB2−ＶD）の電圧以下には
減少しない。
つぎに状態が変つて、（）の状態から（）
の状態に切替るとトランジスタ１７のコレクタ電
圧V2は（ＶB2−ＶD）の電圧から増加を始め、１
周期が終了する。
の状態に切替るとトランジスタ１７のコレクタ電
圧V2は（ＶB2−ＶD）の電圧から増加を始め、１
周期が終了する。
以上の動作は、トランジスタ２２によつて、ト
ランジスタ１６のコレクタ電圧V1すなわち出力
端子OUTに出力される電圧は、第３図ｂの破線
で示した、トランジスタ１６のコレクタとトラン
ジスタ２２のエミツタとが非接続のときのトラン
ジスタ１６のコレクタ電圧と、第３図ｂのV0で
示したトランジスタ２２のエミツタ電圧（V2−
ＶBE3）の何れか高い方の電圧となる。
ランジスタ１６のコレクタ電圧V1すなわち出力
端子OUTに出力される電圧は、第３図ｂの破線
で示した、トランジスタ１６のコレクタとトラン
ジスタ２２のエミツタとが非接続のときのトラン
ジスタ１６のコレクタ電圧と、第３図ｂのV0で
示したトランジスタ２２のエミツタ電圧（V2−
ＶBE3）の何れか高い方の電圧となる。
このことはトランジスタ２２により、トランジ
スタ１６のコレクタとトランジスタ２２のエミツ
タとが非接続のときのトランジスタ１６のコレク
タ電圧とトランジスタ２２のエミツタ電圧（V2
−ＶBE3）との論理和演算をしたのと同じであ
り、入力パルス信号に同期したトリガパルスを形
成する。
スタ１６のコレクタとトランジスタ２２のエミツ
タとが非接続のときのトランジスタ１６のコレク
タ電圧とトランジスタ２２のエミツタ電圧（V2
−ＶBE3）との論理和演算をしたのと同じであ
り、入力パルス信号に同期したトリガパルスを形
成する。
つぎに、第２図に示した回路を集積化するため
にコンデンサ２１の静電容量を小さくし、負荷抵
抗２０の抵抗値を大きく設定しても、トランジス
タ２２によりインピーダンス変換されてトリガパ
ルス形成回路の出力インピーダンスが減少し、次
段のパルス整形回路、レベルシフタ、フリツプフ
ロツプなどの回路を駆動する駆動能力は十分にあ
り、集積回路化のための問題点は解消する。
にコンデンサ２１の静電容量を小さくし、負荷抵
抗２０の抵抗値を大きく設定しても、トランジス
タ２２によりインピーダンス変換されてトリガパ
ルス形成回路の出力インピーダンスが減少し、次
段のパルス整形回路、レベルシフタ、フリツプフ
ロツプなどの回路を駆動する駆動能力は十分にあ
り、集積回路化のための問題点は解消する。
また、トランジスタ１７のコレクタ電圧はダイ
オード２３および２４によりクランプされるため
電源＋B1、＋B2の電圧ＶB1、ＶB2、負荷抵抗２０
の抵抗値R2およびコンデンサ２１の静電容量Ｃ
や動作電流のバラツキによつてトランジスタ１７
は飽和することはない。
オード２３および２４によりクランプされるため
電源＋B1、＋B2の電圧ＶB1、ＶB2、負荷抵抗２０
の抵抗値R2およびコンデンサ２１の静電容量Ｃ
や動作電流のバラツキによつてトランジスタ１７
は飽和することはない。
また、第２図の回路の変形例として電源＋B1
と接地端子間に直列に接続した２つの分圧抵抗を
接続し、２つの分圧抵抗の共通接続点をトランジ
スタ１７のベースに接続し、電源＋B1の電圧ＶB1
を分圧し、２つの分圧抵抗の接地側の分圧抵抗に
生じる電圧をトランジスタ１７のベース入力とし
てもよい。
と接地端子間に直列に接続した２つの分圧抵抗を
接続し、２つの分圧抵抗の共通接続点をトランジ
スタ１７のベースに接続し、電源＋B1の電圧ＶB1
を分圧し、２つの分圧抵抗の接地側の分圧抵抗に
生じる電圧をトランジスタ１７のベース入力とし
てもよい。
つぎに、トリガパルス形成回路にパルス整形回
路を接続した場合について説明する。
路を接続した場合について説明する。
第４図は第２図のトリガパルス形成回路にパル
ス整形回路を接続した回路図である。第４図にお
いて前段は第２図に示したトリガパルス形成回路
であり、後段の回路はトランジスタ１０と１１と
を共通エミツタ接続し、共通エミツタを定電流源
１２を通して接地してエミツタ結合型差動増幅器
とし、トランジスタ１０のベースはトリガパルス
形成回路の出力端子OUTに接続し、トランジス
タ１０のコレクタは負荷抵抗１３を通して、トラ
ンジスタ１１のコレクタは直接に電源＋B1に接
続し、一方電源＋B2と接地端子間に分圧抵抗２
５と２６の直列回路を接続し、分圧抵抗２５と２
６との共通接続点をトランジスタ１１のベースに
接続し、トランジスタ１０のコレクタを出力端子
OUT1に接続して電流スイツチ回路を構成する。
ス整形回路を接続した回路図である。第４図にお
いて前段は第２図に示したトリガパルス形成回路
であり、後段の回路はトランジスタ１０と１１と
を共通エミツタ接続し、共通エミツタを定電流源
１２を通して接地してエミツタ結合型差動増幅器
とし、トランジスタ１０のベースはトリガパルス
形成回路の出力端子OUTに接続し、トランジス
タ１０のコレクタは負荷抵抗１３を通して、トラ
ンジスタ１１のコレクタは直接に電源＋B1に接
続し、一方電源＋B2と接地端子間に分圧抵抗２
５と２６の直列回路を接続し、分圧抵抗２５と２
６との共通接続点をトランジスタ１１のベースに
接続し、トランジスタ１０のコレクタを出力端子
OUT1に接続して電流スイツチ回路を構成する。
上記の第４図の回路において、トリガパルス形
成回路の出力電圧は第３図ｂのV1に示した高レ
ベル＋ＶB2、低レベル（ＶB2−I0R1）のパルスで
あり、この電圧がトランジスタ１１のベースに印
加される電圧すなわち電流スイツチ回路のスレツ
シユホルド電圧を超えたときトランジスタ１０は
オン、前記スレツシユホルド電圧以下となつたと
きトランジスタ１０はオフとなつて、トリガパル
ス形成回路の出力電圧は逆位相となつて整形され
た出力パルス信号として出力端子OUT1に得られ
る。
成回路の出力電圧は第３図ｂのV1に示した高レ
ベル＋ＶB2、低レベル（ＶB2−I0R1）のパルスで
あり、この電圧がトランジスタ１１のベースに印
加される電圧すなわち電流スイツチ回路のスレツ
シユホルド電圧を超えたときトランジスタ１０は
オン、前記スレツシユホルド電圧以下となつたと
きトランジスタ１０はオフとなつて、トリガパル
ス形成回路の出力電圧は逆位相となつて整形され
た出力パルス信号として出力端子OUT1に得られ
る。
この場合、電流スイツチ回路のスレツシユホル
ド電圧は電源＋B2の電圧ＶB2を分圧抵抗２５と２
６とで分圧することにより容易に、かつトリガパ
ルス形成回路の出力が電流スイツチ回路のスレツ
シユホルド電圧を確実に横切るように設定するこ
とができる。
ド電圧は電源＋B2の電圧ＶB2を分圧抵抗２５と２
６とで分圧することにより容易に、かつトリガパ
ルス形成回路の出力が電流スイツチ回路のスレツ
シユホルド電圧を確実に横切るように設定するこ
とができる。
さらに、電流スイツチ回路のスレツシユホルド
電圧を電源＋B2の電圧に近づけることにより回
路素子の値のばらつきおよびドリフトに対して出
力パルス幅および振幅の変動の少ない安定した出
力パルスを得ることができる。
電圧を電源＋B2の電圧に近づけることにより回
路素子の値のばらつきおよびドリフトに対して出
力パルス幅および振幅の変動の少ない安定した出
力パルスを得ることができる。
次に、第５図は本発明の応用例を示す回路図で
ある。第５図の回路は、第４図に示した回路にダ
イオード２７を追加した構成となつている。すな
わち、ダイオード２７のアノードはトランジスタ
１７のコレクタに接続され、カソードは電源＋
B2に接続されている。
ある。第５図の回路は、第４図に示した回路にダ
イオード２７を追加した構成となつている。すな
わち、ダイオード２７のアノードはトランジスタ
１７のコレクタに接続され、カソードは電源＋
B2に接続されている。
以上の如く構成した第５図に示すトリガパルス
形成回路の作用について説明する。
形成回路の作用について説明する。
入力として第６図ａに示すような入力パルス信
号がトランジスタ１６および１７のベース間に印
加されると、或るレベルをスレツシユホルドレベ
ルとして、入力パルス信号が前記レベルを超えた
ときはトランジスタ１６はオン、トランジスタ１
７はオフ状態となる。この状態を（）の状態と
記す。また前記レベル以下に入力パルス信号が減
少したときはトランジスタ１６はオフ、トランジ
スタ１７はオン状態となる。この状態を（）の
状態と記す。
号がトランジスタ１６および１７のベース間に印
加されると、或るレベルをスレツシユホルドレベ
ルとして、入力パルス信号が前記レベルを超えた
ときはトランジスタ１６はオン、トランジスタ１
７はオフ状態となる。この状態を（）の状態と
記す。また前記レベル以下に入力パルス信号が減
少したときはトランジスタ１６はオフ、トランジ
スタ１７はオン状態となる。この状態を（）の
状態と記す。
まず、入力パルス信号が（）の状態から
（）の状態になると、トランジスタ１６はオフ
からオン状態に、トランジスタ１７はオンからオ
フ状態になり、第６図ｂに示した如くトランジス
タ１６のコレクタ電圧V1は電源＋B2の電圧ＶB2か
ら（ＶB2−I0R1）となる。一方トランジスタ１７
のコレクタ電圧V2は、トランジスタ１７がオフ
状態となつたためコンデンサ２１の電荷が放電
し、負荷抵抗２０の抵抗値R2とコンデンサ２１
の静電容量Ｃとの積R2・Ｃの時定数に従つて増
加する。しかしダイオード２７のオン状態時のダ
イオード２７の順方向電圧降下をＶD1とすれば、
トランジスタ１７のコレクタ電圧V2の上昇はＶB2
＋ＶD1＜V2の関係が満足される電圧でダイオード
２７がオン状態となることから、（ＶB2−ＶD1）
の電圧でクランプされて（ＶB2＋ＶD1）の電圧で
その上昇は止む。ところでトランジスタ１６のコ
レクタ電圧V1は上述の如く（ＶB2−I0R1）となつ
ているが、トランジスタ２２のベース・エミツタ
間の順方向電圧降下をＶBE3とすれば、トランジ
スタ２２によつてV2−ＶBE3＞ＶB2−I0R1の関係
が成立する範囲においてトランジスタ２２はオン
状態となり、トランジスタ１６のコレクタ電圧
V1は（V2−ＶBE3）となり、トランジスタ１７の
コレクタ電圧V2に従つて増加する。しかし上述
の如くトランジスタ１７のコレクタ電圧V2の上
限は（ＶB2＋ＶD1）であり、かつＶD1≒ＶBE3であ
ることから、トランジスタ１６のコレクタ電圧
V1の上限はＶB2になり、第６図ｂに示す如く出力
パルスの高レベルはＶB2の電圧で一定となる。
（）の状態になると、トランジスタ１６はオフ
からオン状態に、トランジスタ１７はオンからオ
フ状態になり、第６図ｂに示した如くトランジス
タ１６のコレクタ電圧V1は電源＋B2の電圧ＶB2か
ら（ＶB2−I0R1）となる。一方トランジスタ１７
のコレクタ電圧V2は、トランジスタ１７がオフ
状態となつたためコンデンサ２１の電荷が放電
し、負荷抵抗２０の抵抗値R2とコンデンサ２１
の静電容量Ｃとの積R2・Ｃの時定数に従つて増
加する。しかしダイオード２７のオン状態時のダ
イオード２７の順方向電圧降下をＶD1とすれば、
トランジスタ１７のコレクタ電圧V2の上昇はＶB2
＋ＶD1＜V2の関係が満足される電圧でダイオード
２７がオン状態となることから、（ＶB2−ＶD1）
の電圧でクランプされて（ＶB2＋ＶD1）の電圧で
その上昇は止む。ところでトランジスタ１６のコ
レクタ電圧V1は上述の如く（ＶB2−I0R1）となつ
ているが、トランジスタ２２のベース・エミツタ
間の順方向電圧降下をＶBE3とすれば、トランジ
スタ２２によつてV2−ＶBE3＞ＶB2−I0R1の関係
が成立する範囲においてトランジスタ２２はオン
状態となり、トランジスタ１６のコレクタ電圧
V1は（V2−ＶBE3）となり、トランジスタ１７の
コレクタ電圧V2に従つて増加する。しかし上述
の如くトランジスタ１７のコレクタ電圧V2の上
限は（ＶB2＋ＶD1）であり、かつＶD1≒ＶBE3であ
ることから、トランジスタ１６のコレクタ電圧
V1の上限はＶB2になり、第６図ｂに示す如く出力
パルスの高レベルはＶB2の電圧で一定となる。
尚、第６図ｂにおいて一点鎖線V0はV0＝（V2−
ＶBE3）の値の変化を示している。
ＶBE3）の値の変化を示している。
つぎに入力パルス信号の状態が変つて、（）
の状態から（）の状態に切替つた場合は、第２
図及び第４図の動作と同様なので、ここではその
説明を省略する。
の状態から（）の状態に切替つた場合は、第２
図及び第４図の動作と同様なので、ここではその
説明を省略する。
すなわち、第５図の回路においては、トリガパ
ルス出力の高レベルは、適当なパルス幅のトリガ
パルスを得るための各電源の電圧設定及び積分回
路の時定数の設定にかかわらず、また入力パルス
信号のパルス幅の変化にかかわらず電源＋B2の
電圧ＶB2にクランプされて一定となるので、トラ
ンジスタ１０を飽和させる可能性が少ない。
ルス出力の高レベルは、適当なパルス幅のトリガ
パルスを得るための各電源の電圧設定及び積分回
路の時定数の設定にかかわらず、また入力パルス
信号のパルス幅の変化にかかわらず電源＋B2の
電圧ＶB2にクランプされて一定となるので、トラ
ンジスタ１０を飽和させる可能性が少ない。
以上説明したように、本発明によれば、トリガ
パルス形成回路の積分回路のコンデンサの容量を
小さくしても次段回路を駆動する駆動能力が減少
することがなく、集積回路化が容易である。
パルス形成回路の積分回路のコンデンサの容量を
小さくしても次段回路を駆動する駆動能力が減少
することがなく、集積回路化が容易である。
また、従来のトリガパルス形成回路に比較して
回路構成が複雑になることもなく回路素子の数も
ほぼ同一ですむ効果もある。
回路構成が複雑になることもなく回路素子の数も
ほぼ同一ですむ効果もある。
また、トリガパルス形成回路の電源電圧、動作
電流、積分回路を構成する抵抗および容量の値の
ばらつきおよびドリフトに依つてトランジスタが
飽和する不都合が防止できる。
電流、積分回路を構成する抵抗および容量の値の
ばらつきおよびドリフトに依つてトランジスタが
飽和する不都合が防止できる。
さらに、トリガパルス形成回路の差動増幅器を
構成する非出力端子側のトランジスタのコレクタ
電圧をクランプすることにより、前記トランジス
タのコレクタ電圧の上昇し始める電圧が固定され
て、電源電圧、動作電流、積分回路を構成する抵
抗および容量の値のばらつきおよびドリフトに対
しても安定した振幅およびパルス幅のトリガパル
スを形成することができる効果もある。
構成する非出力端子側のトランジスタのコレクタ
電圧をクランプすることにより、前記トランジス
タのコレクタ電圧の上昇し始める電圧が固定され
て、電源電圧、動作電流、積分回路を構成する抵
抗および容量の値のばらつきおよびドリフトに対
しても安定した振幅およびパルス幅のトリガパル
スを形成することができる効果もある。
また、次段にパルス整形回路を接続した場合、
パルス整形回路のスレツシユホルド電圧の設定が
容易であり、かつ回路素子の値のばらつきおよび
ドリフトに対しても安定したトリガパルスを得る
ことができる効果もある。
パルス整形回路のスレツシユホルド電圧の設定が
容易であり、かつ回路素子の値のばらつきおよび
ドリフトに対しても安定したトリガパルスを得る
ことができる効果もある。
第１図は従来のトリガパルス形成回路にパルス
整形回路を接続した回路図。第２図は本発明のト
リガパルス形成回路の回路図。第３図ａおよびｂ
は第２図の回路の作用の説明に供する図。第４図
は第２図のトリガパルス形成回路にパルス整形回
路を接続した回路図。第５図は本発明の応用例を
示す回路図。第６図ａおよびｂは第５図の回路の
作用の説明に供する図。 １６，１７および２２；トランジスタ、１８；
定電流源、１９および２０；負荷抵抗、２１；コ
ンデンサ、２３，２４および２７；ダイオード。
整形回路を接続した回路図。第２図は本発明のト
リガパルス形成回路の回路図。第３図ａおよびｂ
は第２図の回路の作用の説明に供する図。第４図
は第２図のトリガパルス形成回路にパルス整形回
路を接続した回路図。第５図は本発明の応用例を
示す回路図。第６図ａおよびｂは第５図の回路の
作用の説明に供する図。 １６，１７および２２；トランジスタ、１８；
定電流源、１９および２０；負荷抵抗、２１；コ
ンデンサ、２３，２４および２７；ダイオード。
Claims (1)
- １ それぞれのエミツタが接合されるとともに入
力パルス信号に応答する第１と第２のトランジス
タと、上記第１のトランジスタのコレクタにその
一端が接続された負荷と、上記第２のトランジス
タのコレクタにその一端が接続された時定数回路
と、上記負荷の他端に接続された第１の電源供給
手段と、上記時定数回路の他端に接続された上記
第１の電源供給手段の電圧よりも電圧の高い第２
の電源供給手段と、上記第１の電源供給手段にア
ノードが接続され、かつ上記第２のトランジスタ
のコレクタにカソードが接続されたダイオードよ
りなるクランプ回路と、第３のトランジスタと、
出力端子とを具備し、上記第３のトランジスタの
エミツタは上記第１のトランジスタの上記コレク
タに接続され、上記第３のトランジスタのベース
は上記第２のトランジスタの上記コレクタに接続
され、上記第３のトランジスタのコレクタは上記
第２の電源供給手段に接続され、上記出力端子は
上記第３のトランジスタの上記エミツタに接続さ
れることにより、上記第３のトランジスタは上記
第１のトランジスタのコレクタ信号と上記第２の
トランジスタのコレクタ信号との論理演算を実行
するとともに、上記第３のトランジスタはこの論
理演算の出力を上記出力端子に低出力インピーダ
ンスで送出することを特徴とするトリガパルス形
成回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2866078A JPS54121654A (en) | 1978-03-15 | 1978-03-15 | Trigger pulse formation circuit |
| US06/003,911 US4268762A (en) | 1978-03-15 | 1979-01-16 | Pulse forming circuit |
| DE19792904229 DE2904229A1 (de) | 1978-03-15 | 1979-02-05 | Impulserzeugerschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2866078A JPS54121654A (en) | 1978-03-15 | 1978-03-15 | Trigger pulse formation circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54121654A JPS54121654A (en) | 1979-09-20 |
| JPS6153893B2 true JPS6153893B2 (ja) | 1986-11-19 |
Family
ID=12254647
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2866078A Granted JPS54121654A (en) | 1978-03-15 | 1978-03-15 | Trigger pulse formation circuit |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4268762A (ja) |
| JP (1) | JPS54121654A (ja) |
| DE (1) | DE2904229A1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5636224A (en) * | 1979-09-03 | 1981-04-09 | Pioneer Electronic Corp | Differential pulse generating circuit |
| DE3312739C2 (de) * | 1983-04-08 | 1985-02-28 | Siemens AG, 1000 Berlin und 8000 München | Anordnung zur Erzeugung eines impulsförmigen Ausgangssignals aus einem Eingangssignal, insbesondere für Prüfeinrichtungen |
| JPS62101116A (ja) * | 1985-10-29 | 1987-05-11 | Toko Inc | パルス遅延回路 |
| US4940906A (en) * | 1988-08-08 | 1990-07-10 | Zdzislaw Gulczynski | Power switch driver |
| US6304150B1 (en) * | 1999-07-15 | 2001-10-16 | Lsi Logic Corporation | Double-clamped delay stage and voltage controlled oscillator |
| US7453306B2 (en) * | 2005-11-07 | 2008-11-18 | Jds Uniphase Corporation | Pulse shaping circuit |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR1312620A (fr) * | 1961-11-10 | 1962-12-21 | Acec | Amplificateur parallèle-série à transistrons |
| US3261988A (en) * | 1963-12-23 | 1966-07-19 | North American Aviation Inc | High speed signal translator |
| US3277385A (en) * | 1964-04-01 | 1966-10-04 | North American Aviation Inc | Floating to referenced output conversion |
| US3475622A (en) * | 1966-06-10 | 1969-10-28 | Kaiser Aerospace & Electronics | Waveform generator circuit for generating triangular and rectangular waveform outputs from ramp waveform input |
| JPS50156348A (ja) * | 1974-06-04 | 1975-12-17 | ||
| GB1550213A (en) * | 1975-12-08 | 1979-08-08 | Rca Corp | Frequency doubler |
| JPS5394756A (en) * | 1976-12-28 | 1978-08-19 | Torio Kk | Pulse shaping circuit |
-
1978
- 1978-03-15 JP JP2866078A patent/JPS54121654A/ja active Granted
-
1979
- 1979-01-16 US US06/003,911 patent/US4268762A/en not_active Expired - Lifetime
- 1979-02-05 DE DE19792904229 patent/DE2904229A1/de not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54121654A (en) | 1979-09-20 |
| US4268762A (en) | 1981-05-19 |
| DE2904229A1 (de) | 1979-10-04 |
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