JPH03245607A - マルチバイブレータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、電力素子を直接駆動するマルチバイブレータ
に関するものである。

（従来の技術） マルチバイブレータは、一般に、スイッチング電源用制
御回路や波形整形回路として用いられ、ごく特殊な場合
を除いて、第６図に示したように、マルチバイブレータ
の出力端を直接電力素子と接続する例はない、電力素子
を駆動する場合は、通常、マルチバイブレータを信号（
波形）出力回路とし、その出力信号を駆動回路に入力し
て、駆動回路の出力を電力素子に入力する方式が採られ
る。

マルチバイブレータと電力素子との直接接続ができない
理由は、 ■　電力素子の入力インピーダンスが低く、容量性であ
るため、マルチバイブレータの過渡特性が極端に悪くな
る。

■　電力素子がバイポーラトランジスタの場合、ベース
・エミッタ間の電圧ｖＢＥの変化範囲が正方向で１通常
、０．７〜１．２ｖ程度に限られており、従ってマルチ
バイブレータの出力端（第６図のＱ３２のコレクタ）の
ダイナミックレンジが制限され、そのためマルチバイブ
レータのもう一方の素子（第６図のＱ３りに対する帰還
量が小さくなる。その結果、マルチバイブレータの過渡
特性が劣化するばかりでなく、動作不能の状態に陥る場
合もある。

などである、従って駆動回路としては、過渡特性がよく
、入力インピーダンスが高く、出力インピーダンスの低
い特性が望ましい。言い換えると、駆動回路は１周波数
特性、応答特性のよい、インピーダンス変換及び電流増
幅回路であることが要求される。

その意味での簡単な回路を、第７図（ａ）、　（ｂ）に
示す。第７図（ａ）はコンプリメンタリ−エミッタフォ
ロワ型、第７図（ｂ）はトーテンボール型の例である。

駆動回路の出力インピーダンスが低くなると、電力素子
Ｑ３３の入力が過電流となり易いので、通常電流制限用
の抵抗Ｒ３，を介して結合する。

第７図のような構成の回路は、比較的よい特性を有し、
高いスイッチング周波数でも良好な効率を示す。それに
も拘らず使用例が少ない理由として、 ■　回路段数が多くなり、従って、部品点数も多くなる
。

■　マルチバイブレータと駆動回路の消費電力が多い。

等が考えられる。

（発明が解決しようとする課題） 本発明は、上記従来技術の問題点を解決するもので５回
路段数が少なく、好ましい駆動波形を出力し、低損失で
駆動回路を兼ねたマルチバイブレークを提供することを
目的とするものである。

（課題を解決するための手段） この目的を達成するために、本発明は、一導電型の第１
のトランジスタと、この第１のトランジスタのコレクタ
にコレクタが接続された他の導電型の第２のトランジス
タと、第１のトランジスタと同じ導電型の第３のトラン
ジスタと、この第３のトランジスタのコレクタに一端が
接続された抵抗性素子と、この抵抗性素子の他端にコレ
クタが接続された他の導電型の第４のトランジスタと、
第３のトランジスタと抵抗性素子の接続点の信号を第１
のトランジスタと第２のトランジスタの各ベースにそれ
ぞれ入力する第１及び第２のバイアス回路と、第１のト
ランジスタと第２のトランジスタの接続点の信号を第３
のトランジスタと第４のトランジスタの各ベースにそれ
ぞれ入力する第３及び第４のバイアス回路とからなり、
第４のトランジスタのコレクタから出力信号を取り出す
構成としたものである。

（作　用） この構成によれば、マルチバイブレータが駆動回路を兼
ねているため、出力信号を直接電力素子に入力すること
ができ、回路段数が少なくなる。

また、消費電力も減少し、かつ応答特性などの性能が向
上する。

（実施例） 以下、図面を参照して本発明の詳細な説明する。

先ず、本発明の基本回路について、第１図により説明す
る。一導電型の第１のトランジスタＱ１（以下単にＱｌ
と記載する）のコレクタと他の導電型の第２のトランジ
スタＱ２（以下単にＱ２と記載する）のコレクタとが接
続され、またＱｌと同じ導電型の第３のトランジスタＱ
　３　（以下単にＱａと記載する）のコレクタと他の導
電型の第４のトランジスタＱ　４　（以下単にＱ４と記
載する）のコレクタとが抵抗Ｒ５を介して接続され、Ｑ
ｌのエミッタとＱａのエミッタとが電源ＶＩＩＰに、ま
たＱｌのエミッタとＱ４のエミッタとが電源ＶＡＩＮに
それぞれ接続されている。さらに、Ｑａと抵抗Ｒ５の接
続点ｑが、抵抗Ｒ工とコンデンサＣ１の並列回路（第１
のバイアス回路）を介してＱｌのベースに、抵抗Ｒ２と
コンデンサＣ２の並列回路（第２のバイアス回路）を介
してＱｌのベースにそれぞれ接続され、Ｑ工とＱｌの接
続点が、抵抗Ｒ３とコンデンサＣ３の並列回路（第３の
バイアス回路）を介してＱａのベースに、抵抗Ｒ４とコ
ンデンサＣ４の並列回路（第４のバイアス回路）を介し
てＱ４のベースにそれぞれ接続され、マルチバイブレー
タが構成されている。そして、このマルチバイブレータ
の出力は、Ｑ４のコレクタと抵抗Ｒ５の接続点ｐから取
り出され、電力素子（即ちパワートランジスタ）Ｑｓの
ベースに入力される。

このマルチバイブレータには２つの特徴がある。

先ず第１の特徴は、ＱａとＱ４のコレクタ間に抵抗Ｒ５
を挿入し、Ｑｌ−Ｑｌへの帰還をＱａのコレクタから行
ない、出力をＱ４のコレクタから取り出すことにより１
通常マルチバイブレータと電力素子とを直接接続できな
かった従来の問題を解決した点である。さらに詳述すれ
ば、Ｑ４のコレクタの２点は、パワートランジスタＱ５
のベースに直接接続されているので、その電位はパワー
トランジスタＱ５のベース電位に等しい。従って、２点
のダイナミックレンジはパワートランジスタＱ５のベー
ス・エミッタ間電圧からｖｅｓを引いた値の狭い範囲に
限られる。またパワートランジスタＱ５のベース・エミ
ッタ間のインピーダンスが低いため、２点からＱｌ、Ｑ
ｌへの帰還を行なった場合は十分な帰還が得られず、そ
のため、マルチバイブレータの過渡特性が極端に悪くな
り、場合によってはマルチバイブレータとしての動作が
不可能になる。これに対し、Ｑａのコレクタのｑ点は、
適当な値の抵抗Ｒ５を挿入することにより、Ｑａのコレ
クタから見たインピーダンスが大きくなり、さらにダイ
ナミックレンジもほとんどＶＩＰ　−ｖａｎとなる。こ
のため、ｑ点からＱｌ、Ｑｌに対する帰還は係数、量と
も十分な値となり、良好な特性のマルチバイブレータが
得られる。

第２の特徴は、抵抗Ｒ５の挿入により、出力の電流を制
限する点にある。第１図では、パワートランジスタＱ５
のベース電流に当る。パワートランジスタＱ５のベース
電流をＩＢ５、ベース・エミッタ間の電圧をＶＢＥ５、
Ｑａのコレクタ・エミッタ間の電圧をＶ　ＣＥ　３とす
ると、パワートランジスタＱ５の最大ベース電流Ｉ　ａ
ｓ（ｗａｘ）は、Ｉｅｓ（＠ａｘ）＝（Ｖｅｐ　　ＶＣ
Ｅ３　　Ｖ８Ｅ５　　ＶｐＮ）／Ｒ５−（１）となる＊
　ＶＣＥ３は通常無視できる程度に小さいため、（１）
式は、 ＩＢｓ（ｗａｘ）＝（（Ｖｓｐ　　　ＶＰＮ）　　　Ｖ
ＢＥ５）／Ｒ５・＝（２）と書き直すことができる。従
って好ましい帰還条件を示す抵抗Ｒ５の範囲内テ（２）
式（７）（Ｖｓｐ　　ＶＰＮ）を加減することで、必要
なＩ　ａｓ　（ｗａｘ）を出力することが可能となる。

電力素子がパワーＭＯ８ＦＥＴの場合でも抵抗Ｒ５は重
要である。例えば、パワーＭＯ８ＦＥＴの入力容量が極
めて大きい場合、第２図に示したように、抵抗Ｒ５に直
列にダイオードＤ１を挿入し、抵抗Ｒ５とダイオードＤ
、の接続点からＶＡＮに抵抗Ｒ６を介して接続する（抵
抗Ｒ５ｙ　Ｒ，は第５のバイアス回路を構成する）こと
によって、Ｑａのターンオフを容易にすることができる
。

第１図、第２図におけるＱａ、Ｑ４は、電力素子を駆動
するのに十分な電流を出力するために、それに応じた電
流容量（ｉｃ）と、電力容量（Ｐｃ）を持たなければな
らない、これに対し、Ｑｌ−Ｑ＊は、Ｑａ−Ｑ４の入力
に必要な電流を出力するだけでよいため、Ｑａ−Ｑ４に
対し、最大出力電流（Ｉ　ｃｍａｘ）と最大消費電力（
Ｐｃ■ａｘ）はそれぞれＱａ、Ｑ４の導通状態における
電流増幅率ｈ　ＦＥ３、ｈ　ＦＥＡ分の１で十分である
１通常、小さなトランジスタ程高速で、安価なものが得
易いため、第１図、第２図のように、マルチバイブレー
タを非対称化することは、性能向上とコスト低減が同時
に得られる利点を有する。

また、このように、左辺（Ｑｌ、Ｑ２側）、右辺（Ｑ３
−０４側）共にトーテンボール型にしたマルチバイブレ
ータは、当然のことながら出方の電圧・電流上昇、同下
降とも速く、その上、消費電力が小さいという利点も有
する。事実、市販のトランジスタを使っての試作で、上
昇、下降とも３０ｎｓ以下の出力を得ることはさほど困
難ではなく、電力素子をパワーＭＯ８ＦＥＴにした場合
、２ＭＨｚでの良好なスイッチングが得られており、将
来、半導体素子の改良、その他部品の開発によりさらに
高度化し得る見通しを得ている。

次に、本発明の詳細な説明する。

第３図は、第１の実施例を示したもので、双安定マルチ
バイブレータとして動作させる例である。

抵抗Ｒ，，Ｒ８，Ｒ１゜、Ｒ１１は双安定動作を確実に
するためのもので、省略可能なことも含めて周知である
。入力は、Ｑｌ−Ｑ２のベース入力若しくはＱ３．Ｑ４
のコレクタ入力となる。コレクタ入力の場合は、Ｑ　１
　、Ｑ　３のエミッタに小さな値の抵抗Ｒ７゜Ｒ９を入
れると共に、抵抗Ｒ１、Ｒ３の値を適当に選ぶことによ
りＱｌ、Ｑ３の各導通時の電流をやや浅い飽和状態にお
けば、Ｖａｐと各コレクタ間の２端子インピーダンスを
大きくでき、その結果、入力が可能となる。しかし、双
安定マルチバイブレータであるため、当然これを制御す
るパルスが必要であり、この点、回路の単純化にならな
いが、波形整形回路としては効果がある。

第４図は、本発明の第２の実施例を示したもので、単安
定マルチバイブレータ（遅延回路）として動作させる場
合である。安定状態を電力素子Ｑ５の導通あるいは非導
通のいずれかに置き、信号により反転させ、反転時間（
遅延時間）をバイアス電流により変化させて使用する。

ＲＩＢは電流検出抵抗で、基準電圧Ｅ８□と比較して広
帯域増幅器工Ｃ３へ入力する。　ＩＣ２はＡＮＤゲート
で、遅延回路ＩＣ１と広帯域増幅器ＩＣ３の出力の双方
がＯとなれば、ＡＮＤゲートの出力も下がり、Ｑｌの入
力回路を通じてＱｌのベースを下げ、導通させる。即ち
、電流検出抵抗Ｒ１６の出力電圧が基準電圧Ｅｌｌ＋に
達すると、Ｑｌ、Ｑ４が導通となり、電力素子Ｑ５を非
導通とする。

一方、バイアス抵抗Ｒ８，Ｒ１，、Ｒ１２，Ｒ，、は、
Ｑｌ、Ｑ４が非導通、Ｑ２．Ｑ３が導通で安定状態とな
るように接続されているので、反転時間（遅延時間）が
過ぎると、Ｑｌ、Ｑ４が非導通となり、代わってＱ２．
Ｑ３が導通し、電力素子Ｑ５が導通する一Ｑ２が導通し
、同時にＱｔが非導通となれば、それぞれのコレクタの
接続点の電圧は急激に下がるが、この降下はＩＣ１の遅
延回路によっである一定時間遅れてＩＣ，のＡＮＤゲー
トに入力される。

これは電力素子Ｑ５の導通化に際し、正のスパイクが電
流検出抵抗Ｒ１８に発生するので、その誤動作を避ける
ためである。

ＩＣ４はバイアス電流を与える増幅器で、二つの機能を
果たしている。その一つは、抵抗Ｒ１８゜Ｒ２３の分割
によりＩＣ３に与える基準電圧を変化させており、もう
一つは、抵抗Ｒ，，，Ｒ１，の分割より与えられる電圧
で抵抗Ｒ１３を流れるバイアス電流を変化させるＱ２ベ
ースのバイアス回路（第６のバイアス回路）となってお
り、主としてＱ２の非道通時間を変化させて、出力信号
のオン幅を調整している。増幅器ＩＣ４の入力の外部制
御入力には、例えば電力素子Ｑ５で制御しているトラン
スの二次側の出力調整用誤差増幅器の出力を接続すれば
、出力が増したり過電流が流れた場合、ＩＣ４の出力が
低下し、その結果、ＩＣ３の基準電圧を低くし、同時に
０２．Ｑ３の非導通時間を長くする−６従って、Ｑｌの
導通時間が短くなると同時に非導通時間が長くなり、制
御可能となる。

第５図は、本発明の第３の実施例を示したもので、非安
定マルチバイブレータとして動作させる場合である。第
２の実施例（第４回）で示したように、抵抗Ｒ□４ｙ　
Ｒ，５で分割された電圧は、抵抗Ｒ１３を流れるバイア
ス電流を変化させるＱ２ベースのバイアス回路（第８の
バイアス回路）となっており、出力信号のオン幅を調整
して、主として電力素子Ｑ５の導通時間を制御する。抵
抗Ｒ２６，Ｒ２゜で分割された電圧は、抵抗Ｒ２４を流
れるバイアス電流を変化させるＱ１ベースのバイアス回
路（第７のバイアス回路）となっており、出力信号のオ
フ幅を調整して、主として電力素子Ｑ５の非導通時間を
制御する。この変化は、電力素子Ｑ５のデユーティのあ
る範囲で定数を変化させることにより、はぼ差動的に変
化させ得るが、限界を越すと導通時間あるいは非導通時
間のどちらか一方のみが拡がる傾向を示す。このことは
、目的とする出力が得られるデユーティで差動するよう
に定数を設定すれば、出力を減少させる必要（過電圧、
過電流）を生じて導通時間の減少限界を越した場合、非
導通時間が延びて周波数変調となり、出力を極端に絞る
ことができる。

また、第５図で、抵抗Ｒ２４を抵抗Ｒ２ＢとＲ２７の接
続点でなく、■８Ｎに接続した上で、第４図のように、
ＩＣ１〜ＩＣ，、Ｒ１，等によってＱｌの導通化信号（
パルス）を与えれば、電力素子Ｑ５に対する導通化信号
時間が、Ｑｓの導通化に始まって、抵抗Ｒ１，の出力電
圧が基準電圧に達する時間より長い範囲においては、こ
の非安定マルチバイブレータは単安定マルチバイブレー
タのように動作する。

（発明の効果） 以上説明したように、本発明によれば、マルチバイブレ
ータの出力を直接電力素子に入力し、駆動することがで
きるので、従来必要であった駆動回路を省き、部品点数
を減らすことができる。また、消費電力が小さく、かつ
応答速度の速い回路構成となっており、性能向上と共に
コストの低減を図ることができる。

【図面の簡単な説明】

第１図は、本発明の基本構成を示す回路図、第２図は、
電力素子としてＭＯＳ　　ＦＥＴを用いた場合の基本構
成を示す回路図、第３図は１本発明の第１の実施例の回
路図、第４図は１本発明の第２の実施例の回路図、第５
図は、本発明の第３の実施例の回路図、第６図は、従来
のマルチバイブレータを直接電力素子に接続した場合の
問題点を示す図、第７図（ａ）、　（ｂ）は、それぞれ
従来のマルチバイブレータと電力素子との間に介在させ
た駆動回路の構成図である。 Ｑ　ｓ　、　Ｑ　２−　Ｑ　ａ　、　Ｑ　４　・・・　
トランジスタ、　Ｑ、・・・電力素子（パワートランジ
スタ、パワーＭＯ８ＦＥＴ）。

Claims (4)

【特許請求の範囲】
1. （１）一導電型の第１のトランジスタと、該第１のトラ
   ンジスタのコレクタにコレクタが接続された他の導電型
   の第２のトランジスタと、前記第１のトランジスタと同
   じ導電型の第３のトランジスタと、該第３のトランジス
   タのコレクタに一端が接続された抵抗性素子と、該抵抗
   性素子の他端にコレクタが接続された他の導電型の第４
   のトランジスタと、前記第３のトランジスタと抵抗性素
   子の接続点の信号を前記第１のトランジスタと第２のト
   ランジスタの各ベースにそれぞれ入力する第１及び第２
   のバイアス回路と、前記第１のトランジスタと第２のト
   ランジスタの接続点の信号を前記第３のトランジスタと
   第４のトランジスタの各ベースにそれぞれ入力する第３
   及び第４のバイアス回路とからなり、前記第４のトラン
   ジスタのコレクタから出力信号を取り出すことを特徴と
   するマルチバイブレータ。
2. （２）第３のトランジスタのコレクタに出力信号を確定
   させるための第５のバイアス回路を有することを特徴と
   する請求項（１）記載のマルチバイブレータ。
3. （３）第１のトランジスタのベースを入力とし、かつ第
   ２のトランジスタに出力信号のオン幅を調整するための
   第６のバイアス回路を有することを特徴とする請求項（
   １）又は（２）記載のマルチバイブレータ。
4. （４）第１のトランジスタのベースに出力信号のオフ幅
   を調整するための第７のバイアス回路を、かつ第２のト
   ランジスタのベースに出力信号のオン幅を調整するため
   の第８のバイアス回路をそれぞれ有することを特徴とす
   る請求項（１）又は（２）記載のマルチバイブレータ。