JPH0318912A - クロック信号発生回路 - Google Patents
クロック信号発生回路Info
- Publication number
- JPH0318912A JPH0318912A JP1152573A JP15257389A JPH0318912A JP H0318912 A JPH0318912 A JP H0318912A JP 1152573 A JP1152573 A JP 1152573A JP 15257389 A JP15257389 A JP 15257389A JP H0318912 A JPH0318912 A JP H0318912A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- signal
- clock signal
- output
- environmental temperature
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000007613 environmental effect Effects 0.000 claims abstract description 11
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 7
- 230000003252 repetitive effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明はクロック信号発生回路に関し、特にマイクロプ
ロセッサ等のディジタル回路装置の動作クロックを発生
するクロック信号発生回路に関する。
ロセッサ等のディジタル回路装置の動作クロックを発生
するクロック信号発生回路に関する。
従来技術
一般に、マイクロプロセッサを構成するMO5型集積回
路は環境温度が高温になるとその動作速度が低下し、ま
た低温になると動作速度はより高速となる傾向がある。
路は環境温度が高温になるとその動作速度が低下し、ま
た低温になると動作速度はより高速となる傾向がある。
当該マイクロプロセッサの場合、クロック信号を供給す
ることにより動作するのであるが、そのクロック発生回
路は単一の繰返し周波数を有するクロック信号を発生す
る構成であることから、前述のMO3集積回路では、高
温時に動作可能なように当該クロック信号の繰返し周波
数は低く設定されている。よって、より高速動作可能な
低温時には十分にその高速性を発揮することが出来ない
という欠点を有する。
ることにより動作するのであるが、そのクロック発生回
路は単一の繰返し周波数を有するクロック信号を発生す
る構成であることから、前述のMO3集積回路では、高
温時に動作可能なように当該クロック信号の繰返し周波
数は低く設定されている。よって、より高速動作可能な
低温時には十分にその高速性を発揮することが出来ない
という欠点を有する。
発明の目的
そこで、本発明はかかる従来のものの欠点をill除す
べくなされたものであって、その目的とするところは、
環境温度に応じてクロック信号の繰返し周波数を適宜選
択可能として、回路の動作特性を常に最良の状態にする
ことができるクロック信号発生回路を提供することにあ
る。
べくなされたものであって、その目的とするところは、
環境温度に応じてクロック信号の繰返し周波数を適宜選
択可能として、回路の動作特性を常に最良の状態にする
ことができるクロック信号発生回路を提供することにあ
る。
発明の構成
本発明によれば、クロック信号により動作し、その最高
動作速度が環境温度に応じて変化するディジタル回路装
置におけるクロック信号発生回路であって、繰返し周波
数が互いに異なる複数のクロック信号を発生する手段と
、環境温度に応じて前記クロック信号を動作クロックと
して択一的に選択する手段とを有することを特徴とする
クロック信号発生回路が得られる。
動作速度が環境温度に応じて変化するディジタル回路装
置におけるクロック信号発生回路であって、繰返し周波
数が互いに異なる複数のクロック信号を発生する手段と
、環境温度に応じて前記クロック信号を動作クロックと
して択一的に選択する手段とを有することを特徴とする
クロック信号発生回路が得られる。
実施例
次に、本発明の実施例について図面を参照して説明する
。
。
第1図は本発明の一実施例のブロック図である。
サーミスタ1は環境温度に応したサーミスタ出力電圧l
otを出力する。基準電圧発生回路2は予め設定された
基準電圧信号102を出力する。コンパレータ3はサー
ミスタ出力電圧101および基準電圧信号102を比較
し、サーミスタ出力電圧101がより大きい場合に論理
“1”、そうでない場合にい論理“0”となるクロック
選択信号103を出力する。
otを出力する。基準電圧発生回路2は予め設定された
基準電圧信号102を出力する。コンパレータ3はサー
ミスタ出力電圧101および基準電圧信号102を比較
し、サーミスタ出力電圧101がより大きい場合に論理
“1”、そうでない場合にい論理“0”となるクロック
選択信号103を出力する。
クロック信発生回路4はクロック信号Al口4を出力す
る。クロックB発生回路5はクロック信号104より高
い周波数を有するクロックB信号105を出力する。
る。クロックB発生回路5はクロック信号104より高
い周波数を有するクロックB信号105を出力する。
クロック切換回路6はクロックA信号104およびクロ
ックB信号105を人力とし、クロック選択信号103
が論理″0”の場合クロックA信号104を、そうでな
い場合クロックB信号105を夫々選択し、マイクロプ
ロセッサ7に対して選択クロック信号106として出力
する。また、クロック切換回路6はクロック選択切換時
にグリッチノイズを出力しない回路構成になっている。
ックB信号105を人力とし、クロック選択信号103
が論理″0”の場合クロックA信号104を、そうでな
い場合クロックB信号105を夫々選択し、マイクロプ
ロセッサ7に対して選択クロック信号106として出力
する。また、クロック切換回路6はクロック選択切換時
にグリッチノイズを出力しない回路構成になっている。
第2図にそのクロック切換回路6の一実施例を示す。
クロックA信号104はインバータ60およびアンドゲ
ート67に人力される。クロックB信号105はインバ
ータ61およびアンドゲート68に入力される。クロッ
ク選択信号103はインバータ62およびアンドゲート
63に人力される。インバータ60の出力60■はDF
F(Dタイプフリップフロップ)65のクロック入力に
人力される。
ート67に人力される。クロックB信号105はインバ
ータ61およびアンドゲート68に入力される。クロッ
ク選択信号103はインバータ62およびアンドゲート
63に人力される。インバータ60の出力60■はDF
F(Dタイプフリップフロップ)65のクロック入力に
人力される。
また、インバータ61の出力602はDFF66のクロ
ック入力に入力される。インバータ62の出力603は
アンドゲート64に入力される。アンドゲート63の出
力604はDFF65のデータ入力に入力される。アン
ドゲート64の出力605はDFF66のデータ入力に
人力される。
ック入力に入力される。インバータ62の出力603は
アンドゲート64に入力される。アンドゲート63の出
力604はDFF65のデータ入力に入力される。アン
ドゲート64の出力605はDFF66のデータ入力に
人力される。
DFF65の正出力606はアンドゲート67に、負出
力607はアンドゲート64に夫々入力される。
力607はアンドゲート64に夫々入力される。
DFF66の正出力608はアンドゲート68に、負出
力609はアンドゲート63に夫々入力される。
力609はアンドゲート63に夫々入力される。
アンドゲート67の出力610およびアンドゲート68
の出力611は、オアゲート69に入力される。
の出力611は、オアゲート69に入力される。
オアゲート69の出力は選択クロック信号10Bとして
出力される。
出力される。
第3図は第2図の動作を説明するタイミングチャートで
ある。図のA点で、クロック選択信号103が“0”か
ら“1”に変化すると、アンドゲート64の出力605
が“0“になり、クロックB信号105の立ち下がりで
DFF66の出力が反転する。この結果、アンドゲート
68の入力608が“0″になり、クロックB信号10
5は伝達されなくなる。
ある。図のA点で、クロック選択信号103が“0”か
ら“1”に変化すると、アンドゲート64の出力605
が“0“になり、クロックB信号105の立ち下がりで
DFF66の出力が反転する。この結果、アンドゲート
68の入力608が“0″になり、クロックB信号10
5は伝達されなくなる。
同時にアンドゲート63の両人力が“1”になり、クロ
ックA信号104の立ち下がりでDFF65の出力が反
転する。この結果、アンドゲート67の入力606が“
1″になり、クロックA信号104が選択クロック信号
10Bとして伝達される。
ックA信号104の立ち下がりでDFF65の出力が反
転する。この結果、アンドゲート67の入力606が“
1″になり、クロックA信号104が選択クロック信号
10Bとして伝達される。
この様に、選択されていたクロックの立ち下がりから、
次に選択するクロックの立ち下がりまで、どちらのクロ
ックも伝達されないようにしているので、グリッチの無
いクロック切換が可能となるのである。
次に選択するクロックの立ち下がりまで、どちらのクロ
ックも伝達されないようにしているので、グリッチの無
いクロック切換が可能となるのである。
尚、上記実施例では、繰返し周波数が異なる2つのクロ
ックA、Bの信号を互いに切換えて用いるようにしてい
るが、3以上の繰返し周波数を有するクロック信号を発
生可能として、環境温度に応じてクロック信号を適宜選
択するようにすれば、常に最良の動作速度特性が得られ
ることは明らかである。
ックA、Bの信号を互いに切換えて用いるようにしてい
るが、3以上の繰返し周波数を有するクロック信号を発
生可能として、環境温度に応じてクロック信号を適宜選
択するようにすれば、常に最良の動作速度特性が得られ
ることは明らかである。
また、マイクロプロセッサに限らず、最高動作速度が環
境温度に応じて変化するようなディジタル回路装置に広
く適用可能であることは勿論である。
境温度に応じて変化するようなディジタル回路装置に広
く適用可能であることは勿論である。
発明の効果
斜上の如く、本発明によれば、環境温度に応じて動作ク
ロック信号の周波数を選択自在としているので、常に最
良の動作特性を維持することが可能となるという効果が
ある。
ロック信号の周波数を選択自在としているので、常に最
良の動作特性を維持することが可能となるという効果が
ある。
第1図は本発明の実施例のブロック図、第2図はクロッ
ク切換回路の具体例を示すブロック図、第3図は本発明
の実施例の動作を示すタイミングチャートである。 主要部分の符号の説明 1・・・・・・サーミスタ 2・・・・・・基L$電圧発生回路 3・・・・・・コンパレータ 4.5・・・・・・クロック発生回路 6・・・・・・クロック切換回路 7・・・・・・マイ クロプロセッサ
ク切換回路の具体例を示すブロック図、第3図は本発明
の実施例の動作を示すタイミングチャートである。 主要部分の符号の説明 1・・・・・・サーミスタ 2・・・・・・基L$電圧発生回路 3・・・・・・コンパレータ 4.5・・・・・・クロック発生回路 6・・・・・・クロック切換回路 7・・・・・・マイ クロプロセッサ
Claims (1)
- (1)クロック信号により動作し、その最高動作速度が
環境温度に応じて変化するディジタル回路装置における
クロック信号発生回路であって、繰返し周波数が互いに
異なる複数のクロック信号を発生する手段と、環境温度
に応じて前記クロック信号を動作クロックとして択一的
に選択する手段とを有することを特徴とするクロック信
号発生回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1152573A JPH0318912A (ja) | 1989-06-15 | 1989-06-15 | クロック信号発生回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1152573A JPH0318912A (ja) | 1989-06-15 | 1989-06-15 | クロック信号発生回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0318912A true JPH0318912A (ja) | 1991-01-28 |
Family
ID=15543432
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1152573A Pending JPH0318912A (ja) | 1989-06-15 | 1989-06-15 | クロック信号発生回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0318912A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04275610A (ja) * | 1991-03-01 | 1992-10-01 | Nec Corp | クロック発生回路 |
-
1989
- 1989-06-15 JP JP1152573A patent/JPH0318912A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04275610A (ja) * | 1991-03-01 | 1992-10-01 | Nec Corp | クロック発生回路 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5623223A (en) | Glitchless clock switching circuit | |
US20040012428A1 (en) | Duty cycle corrector | |
US5117443A (en) | Method and apparatus for operating at fractional speeds in synchronous systems | |
US6049236A (en) | Divide-by-one or divide-by-two qualified clock driver with glitch-free transitions between operating frequencies | |
JPH04288607A (ja) | クロック信号切り換え回路 | |
US7061293B2 (en) | Spread spectrum clock generating circuit | |
US6271702B1 (en) | Clock circuit for generating a delay | |
JP2678115B2 (ja) | タイマ回路 | |
JPH0318912A (ja) | クロック信号発生回路 | |
US6075398A (en) | Tunable digital oscillator circuit and method for producing clock signals of different frequencies | |
JPH0846497A (ja) | 周波数位相比較器 | |
JPH0362611A (ja) | クロック発生回路 | |
JPH11186880A (ja) | 発振器 | |
JPH03163908A (ja) | クロツク信号遅延回路 | |
KR920003040Y1 (ko) | 클럭 분주 선택회로 | |
KR910006325Y1 (ko) | 다이내믹 프로세서의 클럭속도 선택회로 | |
JP2002082736A (ja) | クロック切換回路 | |
JPS6116615A (ja) | 位相同期回路 | |
JPH11145788A (ja) | フリップフロップ装置および半導体装置 | |
JP2679471B2 (ja) | クロック切替回路 | |
JPH02207312A (ja) | クロック発生回路 | |
KR100295638B1 (ko) | 디디알에스디램용 부지연회로 | |
JPH06177723A (ja) | パルス幅変調回路 | |
JPH04105412A (ja) | フリップフロップ | |
JPH0691425B2 (ja) | D形フリップフロップを使用した分周回路 |