KR960015911A - 집적회로 - Google Patents

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KR960015911A
KR960015911A KR1019950036743A KR19950036743A KR960015911A KR 960015911 A KR960015911 A KR 960015911A KR 1019950036743 A KR1019950036743 A KR 1019950036743A KR 19950036743 A KR19950036743 A KR 19950036743A KR 960015911 A KR960015911 A KR 960015911A
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레이몬드 밀러 찰스
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디. 엘. 스미스
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Abstract

본 발명은 데이타를 수신하고 이 데이타를 버스(26)상에 위치한 출력 노드로 전송하는 입력 드라이버(20)를 갖는 버퍼를 구비한 집적 회로(50)에 관한 것이다. 버퍼는 또한 출력 노드(24)에 접속된 풀업 제어 장치(MPU)를 포함한다. 제어 장치(MPU)는 사전설정된 로직 레벨로 출력 노드(24)를 접속하는 제1상태와 사전설정된 로직 레벨로 출력 노드를 접속하지 않는 제2상태사이에서 스위칭할 수 있다. 풀업 제어 장치에 접속된 제어로직 회로(8,12,14)는 제1(EN) 및 제2(PUC)로직 신호를 수신하여 제어 장치의 상태를 제어한다. 제1사전설정된 레벨에서의 제2로직 신호(PUC)에 의해, 제1로직 신호(EN)는 제1사전설정트랜지스터 상태일 때, 제어 장치(MPU)을 제1상태로 스위칭할 수 있으며, 제2사전설정된 상태일 때, 제어 장치(MPU)를 제2상태로 스위칭할수 있다. 제2사전설정된 레벨에서, 제2로직 신호(PUC)는 제1로직 신호(EN)의 제어를 무시하여 제어 장치(MPU)를 제2상태로 유지할 수 있다.

Description

집적회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 바람직한 실시예에 따르는 버퍼의 개략도.

Claims (15)

  1. 버퍼가 출력 드라이버를 구비하며, 상기 출력 드라이버는 데이타가 수신되는 입력 노드(22)와 데이터가 제공되는 출력 노드를 포함하며, 데이타를 수신하고, 상기 출력 노드(24)로 데이타를 전송하는 상기 출력 드라이버(20)는 버스(26)상에 위치하고, 풀업 제어 장치(MPU)가 상기 출력 노드에 접속되는 상기 버퍼를 포함하는 집적 회로에 있어서(50), 상기 버퍼는 사전설정된 로직 레벨로 상기 출력 노드(24)를 접속하는 제1의 상태와 사전설정된 로직 레벨로 상기 출력 노드(24)를 접속하지 않는 제2상태 사이에서 스위칭할 수 있는 제어장치(MPU)와:제1(EN) 및 제2(PUC)로직 신호를 수신하여 제어 장치의 상태를 제어하는 풀업 제어 장치(MPU)에 접속된 제어 로직 회로로서, 제1사전설정된 레벨로 제2로직 신호에 의해, 제1로직 신호(EN)는 제1사전설정된 상태일 때, 상기 제어 장치(MPU)를 제1상태로 스위칭하고, 제2사전설정된 상태일 때, 제2상태로 스위칭할 수 있으며, 상기 제2로직 신호(PUC)는, 제2사전설정된 레벨일 때, 제1로직 신호(EN)의 제어를 무시하여 상기 제어 장치를 상기 제2상태로 유지하고, 이로 인해 제1 혹은 제2로직 신호가, 이러한 제어로 상기 제1로직 신호를 무시하는 상기 제2로직 신호(PUC)에 의해, 상기 제어 장치(MPU)를 상기 제2상태로 스위칭할 수 있는 제어 로직 회로(12.14)를 포함하는 것을 특징으로 하는 집적 회로.
  2. 제1항에 있어서, 상기 풀업 제어 장치(MPU)는 트랜지스터인 것을 특징으로 하는 집적 회로.
  3. 제1항에 있어서, 상기 사전설정된 로직 레벨은 로직 하이인 것을 특징으로 하는 집적 회로.
  4. 제1항에 있어서, 상기 제1사전설정된 상태는 로직 로우인 것을 특징으로 하는 집적 회로.
  5. 제1항에 있어서, 상기 제2사전설징된 상태는 로직 하이인 것을 특징으로 하는 집적 회로.
  6. 버퍼가 출력 드라이버를 구비하며, 상기 출력 드라이버는 데이타가 수신되는 입력 노드(22)와 데이터가 제공되는 출력 노드를 포함하며, 데이타를 수신하고, 상기 출력 노드(24)로 데이타를 전송하는 상기 출력 드라이버(20)는 버스(26)상에 위치하며, 상기 버퍼는 또한 상기 출력 노드(24)로부터 데이타를 수신하는 입력 드라이버(18)를구비하며, 상기 입력 드라이버(18)는상기 출력 노드(24)에 접속된 입력포트(28) 및 데이타가 제공되는 출력 포트(30)률 포함하며, 상기 풀업제어 장치(MPU)가 상기 출력 노드에 접속되는 상기 버퍼를 포함하는 집적 회로에 있어서(50), 상기 버퍼는 사전설정된 로직 레벨로 상기 출력 노드(24)를 접속하는 제1상태와 사전설정된 로직 레벨로 상기 출력 노드(24)를 접속하지 않는 제2상태사이에시 스위칭할 수 있는 제어 장치(MPU)와; 제1(EN) 및 제2(PUC) 로직 신호를 수신하여 제어 장치의 상태를 제어하는 풀업 제어 장치(MPU)에 접속된 제어 로직 회로로서, 제1사전설정된 레벨로 제2로직 신호에 의해, 제1로직 신호(EN)는 제1사전설정된 상태일 때, 상기 제어 장치(MPU)를 제1상태로 스위칭하고, 제2사전설정된 상태일 때, 제2상태로 스위칭할수 있으며, 상기 제2로직 신호(PUC)는, 제2사전설정된 레벨일 때, 제1로직 신호(EN)의 제어를 무시하여 상기 제어 장치를 상기 제2상태로 유지하고, 이로 인해 제1 혹은 제2로직 신호가, 이러한 제어로 상기 제1로직 신호를 무시하는 상기 제2로직 신호(PUC)에 의해, 상기 제어 장치(MPU)를 상기 제2상태로 스위칭할 수 있는 제어로직 회로(12,14)를 포함하는 것을 특징으로 하는 집적 회로.
  7. 제6항에 있어서, 상기 풀업 제어 장치(MPU)는 트랜지스터인 것을 특징으로 하는 집적 회로.
  8. 제6항에 있어서, 상기 사전설정된 로직 레벨은 로직 하이인 것을 특징으로 하는 집적 회로.
  9. 제6항에 있어서, 상기 제1사전설정된 상태는 로직 로우인 것을 특징으로 하는 집적 회로.
  10. 제6항에 있어서, 상기 제2사전설정된 상태는 로직 하이인 것을 특징으로 하는 집적 회로.
  11. 버퍼가 출력 드라이버를 구비하며, 상기 출력 드라이버는 데이타가 수신되는 입력 노드(22)와 데이터가 제공되는 출력 노드를 포함하며, 데이타를 수신하고, 상기 출력 노드(24)로 데이타를 전송하는 상기 출력 드라이버(20)는 버스(26)상에 위치하고, 풀업 제어장치(MPU)가 상기 출력 노드에 접속되는 상기 버퍼를 포함하는 집적회로에 있어서(50), 상기 버퍼는 사전설정트랜지스터 로직 레벨로 상기 출력 노드(24)를 접속하는 제1상태와 사전 설정된 로직 레벨로 상기 출력 노드(24)를 접속하지 않는 제2상태사이에서 스위칭트랜지스터 수 있는 제어 장치(MPU)와; 제1(EN), 제2(PUC) 및 제3(6)로직 신호를 수신하여 제어장치의 상태를 제어하는 풀업 제어 장치(MPU)에 접속된 제어 로직 회로로서, 제1사전설정된 레벨로 개2로직 신호에 의해, 제1 혹은 제3로직 신호(EN)는, 제1(EN) 혹은 제3(6)로직 신호가 제1사전설정트랜지스터 상태일 때, 상기 제어 장치(MPU)를 제1상태로 스위칭하고, 제1(EN) 혹은 제3(6)로직 신호가 제2사전설정트랜지스터 상태일 때, 상기 제2상태로 스위칭할 수 있으며. 상기 제2로직 신호(PUC)는, 제2사전설정된 레벨일 때, 제1(EN) 및 제3(6)로직 신호(EN)의 제어를 무시하여 상기 제어장치를 상기 제2상태로 유지하고, 이로 인해 제1(EN), 제2(PUC) 혹은 제3(6)로직 신호의 어느 한 신호가, 이러한 제어로 상기 제1 및 제3로직 신호를 무시하는 상기 제2로직 신호(PUC)에 의해, 상기 제어 장치(MPU)를 상기 제2상태로 스위칭할 수 있는 제어 로직 회로(12,14)를 포함하는 것을 특징으로 하는 집적 회로.
  12. 제11항에 있어서, 상기 풀업 제어 장치(MPU)는 트랜지스터인 것을 특징으로 하는 집적회로.
  13. 제11항에 있어서, 상기 사전설정된 로직 레벨은 로직 하이인 것을 특징으로 하는 집적회로.
  14. 제11항에 있어서, 상기 제1사전설정된 상태는 로직 로우인 것을 특징으로 하는 집적회로.
  15. 제11항에 있어서, 상기 제2사전설정된 상태는 로직 하이인 것을 특징으로 하는 집적회로.
    ※ 참고사항 : 최초출된 내용에 의하여 공개하는 것임.
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1995026077A1 (de) * 1994-03-24 1995-09-28 Siemens Aktiengesellschaft Verlustarme integrierte schaltung mit reduziertem takthub
JPH0879047A (ja) * 1994-09-02 1996-03-22 Toshiba Microelectron Corp 半導体集積回路およびその製造方法
KR960043524A (ko) * 1995-05-23 1996-12-23 홍-치우 후 출력 버퍼링 장치
US5619153A (en) * 1995-06-28 1997-04-08 Hal Computer Systems, Inc. Fast swing-limited pullup circuit
KR970055534A (ko) * 1995-12-01 1997-07-31 데이빗 엘. 스미쓰 제어되는 전이 시간 구동 회로를 포함한 집적 회로
US5939923A (en) * 1995-12-27 1999-08-17 Texas Instruments Incorporated Selectable low power signal line and method of operation
US6198325B1 (en) 1997-06-27 2001-03-06 Sun Microsystems, Inc. Differencing non-overlapped dual-output amplifier circuit
DE19823477A1 (de) * 1998-05-26 1999-05-20 Siemens Ag Inverterschaltung
EP0982665A3 (en) * 1998-08-21 2004-02-04 Matsushita Electronics Corporation A bus system and a master device that stabilizes bus electric potential during non-access periods
US6141263A (en) 1999-03-01 2000-10-31 Micron Technology, Inc. Circuit and method for a high data transfer rate output driver
US7369912B2 (en) * 2003-05-29 2008-05-06 Fisher-Rosemount Systems, Inc. Batch execution engine with independent batch execution processes
US8098097B2 (en) * 2009-12-23 2012-01-17 Honeywell International Inc. Radio frequency buffer

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4789967A (en) * 1986-09-16 1988-12-06 Advanced Micro Devices, Inc. Random access memory device with block reset
US4961168A (en) * 1987-02-24 1990-10-02 Texas Instruments Incorporated Bipolar-CMOS static random access memory device with bit line bias control
US4855623A (en) * 1987-11-05 1989-08-08 Texas Instruments Incorporated Output buffer having programmable drive current
US5293082A (en) * 1988-06-21 1994-03-08 Western Digital Corporation Output driver for reducing transient noise in integrated circuits
US4880997A (en) * 1988-08-18 1989-11-14 Ncr Corporation Low noise output buffer circuit
JPH0777345B2 (ja) * 1988-11-04 1995-08-16 三菱電機株式会社 半導体装置
US5239237A (en) * 1990-02-14 1993-08-24 Zilog, Inc. Control circuit having outputs with differing rise and fall times
US5144165A (en) * 1990-12-14 1992-09-01 International Business Machines Corporation CMOS off-chip driver circuits
US5206545A (en) * 1991-02-05 1993-04-27 Vlsi Technology, Inc. Method and apparatus for providing output contention relief for digital buffers
EP0503850A1 (en) * 1991-03-13 1992-09-16 AT&T Corp. Microprocessor with low power bus
US5276364A (en) * 1991-12-13 1994-01-04 Texas Instruments Incorporated BiCMOS bus interface output driver compatible with a mixed voltage system environment
JPH05181982A (ja) * 1991-12-27 1993-07-23 Nec Eng Ltd 大規模集積回路装置
KR950012019B1 (ko) * 1992-10-02 1995-10-13 삼성전자주식회사 반도체메모리장치의 데이타출력버퍼
US5359240A (en) * 1993-01-25 1994-10-25 National Semiconductor Corporation Low power digital signal buffer circuit
US5331593A (en) * 1993-03-03 1994-07-19 Micron Semiconductor, Inc. Read circuit for accessing dynamic random access memories (DRAMS)

Also Published As

Publication number Publication date
CN1129863A (zh) 1996-08-28
JPH08263185A (ja) 1996-10-11
DE69507425T2 (de) 1999-07-15
EP0709964A1 (en) 1996-05-01
DE69507425D1 (de) 1999-03-04
TW321803B (ko) 1997-12-01
US5450356A (en) 1995-09-12
EP0709964B1 (en) 1999-01-20

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