KR910017767A - 단일 단자형 mos-ecl 출력버퍼 - Google Patents

단일 단자형 mos-ecl 출력버퍼 Download PDF

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KR910017767A
KR910017767A KR1019910003313A KR910003313A KR910017767A KR 910017767 A KR910017767 A KR 910017767A KR 1019910003313 A KR1019910003313 A KR 1019910003313A KR 910003313 A KR910003313 A KR 910003313A KR 910017767 A KR910017767 A KR 910017767A
Authority
KR
South Korea
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level
ecl
signal
complementary
pmos transistor
Prior art date
Application number
KR1019910003313A
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English (en)
Inventor
엘. 웬델 데니스
Original Assignee
존 지. 웨브
내쇼날 세미컨덕터 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by 존 지. 웨브, 내쇼날 세미컨덕터 코포레이션 filed Critical 존 지. 웨브
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/017509—Interface arrangements
    • H03K19/017518—Interface arrangements using a combination of bipolar and field effect transistors [BIFET]

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
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  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)

Abstract

내용 없음

Description

단일 단자형 MOS-ECL 출력버퍼
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1도는 본 발명에 따른 출력 버퍼 회로를 예시하는 블록다이어그램, 제 2도는 본 발명에 따른 출력 버퍼 회로를 예시하는 개략적인 다이어그램.

Claims (4)

  1. 제 1 및 제 2의 상보적인 CMOS레벨의 입력 신호를 ECL 레벨의 출력 신호로 변환시키는 출력 버퍼 회로에 있어서 ⒜ ECL 고전압 레벨의 신호를 발생시키는 제 1의 ECL 수단, ⒝ ECL 저전압 레벨의 신호를 발생시키는 제 2의 ECL 수단, ⒞ 상기 제 1 및 제 2의 상보적인 CMOS레벨의 입력 신호의 논리 상태에 응답하여 상기 ECL 고전압 레벨의 신호 및 상기 ECL 저전압 레벨의 신호를 각각 ECL 레벨의 출력 신호로서 제공하는 스위칭 수단을 포함하는 출력 버퍼 회로.
  2. 제 1항에 있어서, 상기 스위칭 수단을 출력에 응답하여 이득을 상기 ECL 레벨의 출력 신호에 제공하는 출력 이득단을 부가적으로 포함하는 출력 버퍼 회로.
  3. 제 1항에 있어서, 상기 스위칭 수단은 ⒜ 제 1의 스위칭 회로망, 및 ⒝ 제 2의 스위칭 회로망을 포함하며, 상기 제 1의 스위칭 회로망은 상기 제 1항의 상보적인 CMOS레벨의 입력 신호에 응답하여, 상기 제 1의 상보적인 CMOS레벨의 입력 신호가 활성 상태일 경우 상기 제 1의 스위칭 회로망이 활성화되고 1VBE만큼 이동된 ECL 저전압 레벨의 신호가 상기 ECL 레벨의 출력신호로서 제공되고, 상기 제 2의 스위칭 회로망은 상기 제 2의 상보적인 CMOS레벨의 입력 신호에 응답하여, 상기 제 2의 상보적인 CMOS레벨의 입력 신호가 활성 상태일 경우 상기 제 2의 스위칭 회로망이 활성화되고 1VBE만큼 이동된 ECL 고전압 레벨의 신호가 상기 ECL 레벨의 출력 신호로서 제공되는 출력 버퍼 회로.
  4. 제 2항에 있어서, 상기 스위칭 수단은 ⒜ npn 트랜지스터, ⒝ 제 1의 PMOS 트랜지스터, ⒞ 제 2의 PMOS 트랜지스터, ⒟ 제 3의 PMOS 트랜지스터, 및 ⒠ 제 4의 PMOS 트랜지스터를 포함하며, 상기 제 1의 PMOS 트랜지스터는 상기 제 1의 상보적인 COMS 레벨의 입력 신호를 수신하도록 접속된 게이트, ECL 저전압 레벨의 신호를 수신하도록 접속된 드레인 및 출력 이득단에 접속된 소오스를 지니므로 상기 제 1의 상보적인 COMS 레벨의 입력 신호가 저전압일 경우 상기 제 1의 PMOS 트랜지스터가 턴온도미으로써 상기 ECL 저전압 레벨을 상기 출력 이득단에 효과적으로 접속시키고, 상기 제 2의 PMOS 트랜지스터는 상기 제 2의 상보적인 COMS 레벨의 입력 신호를 수신하도록 접속된 게이트, 상기 ECL 고전압 레벨을 수신하도록 접속된 소오스 및 상기 출력 이득단에 접속된 드레인을 지니므로 상기 제 2의 상보적인 COMS 레벨의 입력 신호가 저전압일 경우 상기 제 2의 PMOS 트랜지스터가 턴온됨으로써 상기 ECL 고전압 레벨을 상기 출력이득단에 효과적으로 접속시키며, 상기 제 3의 PMOS 트랜지스터는 상기 제 1의 상보적인 COMS 레벨의 입력 신호에 접속된 게이트, 상기 출력 이득단에 접속된 드레인, 및 상기 npn 트랜지스터의 베이스에 접속된 소오스를 지니므로 상기 제 1의 상보적인 COMS 레벨의 입력 신호가 저전압일 경우 상기 제 3의 PMOS 트랜지스터가 턴온됨으로써 상기 npn 트랜지스터가 도통되는 것을 방지하고, 상기 제 4의 MOS 트랜지스터는 상기 제 2 의 상보적인 COMS 레벨의 입력 신호를 수신하도록 접속된 게이트, 상기 npn 트랜지스터의 베이스에 접속된 드레인, 및 상기 npn 트랜지스터의 콜렉터 및 제 1의 기준전압 모두에 공통적으로 접속된 소오스를 지니므로 상기 제2의 상보적인 COMS 레벨의 입력 신호가 저전압일 경우 상기 제4의 PMOS 트랜지스터가 턴온되며, 상기 npn 트랜지스터가 도통하여 상기 출력 이득단이 상기 ECL 저전압 레벨로부터 상기 ECL 고전압 레벨로 전이하는데 필요한 상승 시간을 짧게 하는 출력 버퍼 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개되는 것임.
KR1019910003313A 1990-03-01 1991-02-28 단일 단자형 mos-ecl 출력버퍼 KR910017767A (ko)

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US07/487,453 US5036224A (en) 1990-03-01 1990-03-01 Single ended MOS to ECL output buffer
US487453 1990-03-01

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KR910017767A true KR910017767A (ko) 1991-11-05

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Family Applications (1)

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KR1019910003313A KR910017767A (ko) 1990-03-01 1991-02-28 단일 단자형 mos-ecl 출력버퍼

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EP (1) EP0444499B1 (ko)
JP (1) JPH04227317A (ko)
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EP0444499A1 (en) 1991-09-04
JPH04227317A (ja) 1992-08-17
DE69112866T2 (de) 1996-05-15
DE69112866D1 (de) 1995-10-19
US5036224A (en) 1991-07-30
EP0444499B1 (en) 1995-09-13

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