JPH0879047A - 半導体集積回路およびその製造方法 - Google Patents
半導体集積回路およびその製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims description 42
- 238000004519 manufacturing process Methods 0.000 title claims description 13
- 238000005520 cutting process Methods 0.000 claims description 2
- 230000002457 bidirectional effect Effects 0.000 description 35
- 238000010586 diagram Methods 0.000 description 12
- 238000010884 ion-beam technique Methods 0.000 description 4
- 239000000758 substrate Substances 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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Abstract
(57)【要約】
【目的】 低消費電力のバッファ回路を安価に提供す
る。 【構成】 ソースが電源に接続され且つドレインが出力
端子160 に接続されたｐＭＯＳトランジスタ121 と、ソ
ースが接地され且つドレインが出力端子160 に接続され
たｎＭＯＳトランジスタ122 とを有する出力バッファ12
0 と；ソースが電源に接続され、ドレインが出力端子16
0 に接続され且つゲートがｎＭＯＳトランジスタ122 の
ゲートに接続されたｐＭＯＳトランジスタ131 と；イネ
ーブル信号がオンのときは入力信号Ａの値に基いてｐＭ
ＯＳトランジスタ121 またはｎＭＯＳトランジスタ122
の一方のみがオンし、イネーブル信号がオフのときは入
力信号Ａの値に拘らずｐＭＯＳトランジスタ121 および
ｎＭＯＳトランジスタ122 がオフするように、ＭＯＳト
ランジスタ121,122 のゲートに制御信号EI,EINを供給す
る制御回路と；を備える。
る。 【構成】 ソースが電源に接続され且つドレインが出力
端子160 に接続されたｐＭＯＳトランジスタ121 と、ソ
ースが接地され且つドレインが出力端子160 に接続され
たｎＭＯＳトランジスタ122 とを有する出力バッファ12
0 と；ソースが電源に接続され、ドレインが出力端子16
0 に接続され且つゲートがｎＭＯＳトランジスタ122 の
ゲートに接続されたｐＭＯＳトランジスタ131 と；イネ
ーブル信号がオンのときは入力信号Ａの値に基いてｐＭ
ＯＳトランジスタ121 またはｎＭＯＳトランジスタ122
の一方のみがオンし、イネーブル信号がオフのときは入
力信号Ａの値に拘らずｐＭＯＳトランジスタ121 および
ｎＭＯＳトランジスタ122 がオフするように、ＭＯＳト
ランジスタ121,122 のゲートに制御信号EI,EINを供給す
る制御回路と；を備える。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路およびそ
の製造方法に関するものであり、より詳細には、バッフ
ァ回路を備えた半導体集積回路およびその製造方法に関
するものである。
の製造方法に関するものであり、より詳細には、バッフ
ァ回路を備えた半導体集積回路およびその製造方法に関
するものである。
【０００２】
【従来の技術】従来の半導体集積回路について、プルア
ップ回路を有する双方向バッファ回路を例にとって説明
する。
ップ回路を有する双方向バッファ回路を例にとって説明
する。
【０００３】図７は、従来の半導体集積回路の一構成例
を示す回路図である。
を示す回路図である。
【０００４】同図において、制御回路７０１は、イネー
ブル信号Ｅがローレベルのときは、入力信号Ａがハイレ
ベルであると出力信号ＥＩ，ＥＩＮとしてローレベルを
出力し、入力信号Ａがローレベルであると出力信号Ｅ
Ｉ，ＥＩＮとしてハイレベルを出力する。一方、イネー
ブル信号Ｅがハイレベルのときは、入力信号Ａの値に拘
らず、出力信号ＥＩとしてはハイレベルを出力し、出力
信号ＥＩＮとしてローレベルを出力する。
ブル信号Ｅがローレベルのときは、入力信号Ａがハイレ
ベルであると出力信号ＥＩ，ＥＩＮとしてローレベルを
出力し、入力信号Ａがローレベルであると出力信号Ｅ
Ｉ，ＥＩＮとしてハイレベルを出力する。一方、イネー
ブル信号Ｅがハイレベルのときは、入力信号Ａの値に拘
らず、出力信号ＥＩとしてはハイレベルを出力し、出力
信号ＥＩＮとしてローレベルを出力する。
【０００５】出力バッファ回路７０２は、ｐＭＯＳトラ
ンジスタ７０３とｎＭＯＳトランジスタ７０４とによっ
て構成されている。ｐＭＯＳトランジスタ７０３は、制
御回路７０１からゲートに入力した信号ＥＩがローレベ
ルのときはオンし、ソースから入力した電源電位を出力
端子７０７に印加する。一方、信号ＥＩがハイレベルの
ときはオフする。ｎＭＯＳトランジスタ７０４は、制御
回路７０１からゲートに入力した信号ＥＩＮがハイレベ
ルのときはオンし、出力端子７０７に接地電位を与え
る。一方、信号ＥＩＮがローレベルのときはオフする。
ンジスタ７０３とｎＭＯＳトランジスタ７０４とによっ
て構成されている。ｐＭＯＳトランジスタ７０３は、制
御回路７０１からゲートに入力した信号ＥＩがローレベ
ルのときはオンし、ソースから入力した電源電位を出力
端子７０７に印加する。一方、信号ＥＩがハイレベルの
ときはオフする。ｎＭＯＳトランジスタ７０４は、制御
回路７０１からゲートに入力した信号ＥＩＮがハイレベ
ルのときはオンし、出力端子７０７に接地電位を与え
る。一方、信号ＥＩＮがローレベルのときはオフする。
【０００６】ｐＭＯＳトランジスタ７０５はプルアップ
回路を構成している。このＰＭＯＳトランジスタ７０５
は、ゲートが接地されて常にオンしており、ソースから
入力した電源電位を出力端子７０７に印加する。
回路を構成している。このＰＭＯＳトランジスタ７０５
は、ゲートが接地されて常にオンしており、ソースから
入力した電源電位を出力端子７０７に印加する。
【０００７】入力バッファ回路７０６は、出力端子７０
７から入力した信号を半導体集積回路内部に対して出力
する。
７から入力した信号を半導体集積回路内部に対して出力
する。
【０００８】このような構成によれば、イネーブル信号
Ｅがローレベルで入力信号Ａがハイレベルのときは、出
力バッファ７０２の出力信号はハイレベルとなり、した
がって、出力端子７０７の電位もハイレベルとなる。ま
た、イネーブル信号Ｅがローレベルで入力信号Ａがロー
レベルのときは、出力バッファ７０２の出力信号はロー
レベルとなり、したがって、出力端子７０７の電位もロ
ーレベルとなる。一方、イネーブル信号Ｅがハイレベル
のときは、出力バッファ７０２の出力は「不定」である
が、ｐＭＯＳトランジスタ７０５によってプルアップさ
れるので、出力端子７０７の電位はハイレベルとなる。
Ｅがローレベルで入力信号Ａがハイレベルのときは、出
力バッファ７０２の出力信号はハイレベルとなり、した
がって、出力端子７０７の電位もハイレベルとなる。ま
た、イネーブル信号Ｅがローレベルで入力信号Ａがロー
レベルのときは、出力バッファ７０２の出力信号はロー
レベルとなり、したがって、出力端子７０７の電位もロ
ーレベルとなる。一方、イネーブル信号Ｅがハイレベル
のときは、出力バッファ７０２の出力は「不定」である
が、ｐＭＯＳトランジスタ７０５によってプルアップさ
れるので、出力端子７０７の電位はハイレベルとなる。
【０００９】
【発明が解決しようとする課題】しかしながら、図７に
示したような従来の半導体集積回路には、出力バッファ
回路７０２の出力信号がローレベルの場合にもｐＭＯＳ
トランジスタ７０５がオンしているので、このｐＭＯＳ
トランジスタ７０５のソースに接続された電源からＭＯ
Ｓトランジスタ７０５，７０４を介してグランドに電流
が流れてしまうという欠点があった。この貫通電流は、
半導体集積回路の消費電力を増大させる原因となってい
た。
示したような従来の半導体集積回路には、出力バッファ
回路７０２の出力信号がローレベルの場合にもｐＭＯＳ
トランジスタ７０５がオンしているので、このｐＭＯＳ
トランジスタ７０５のソースに接続された電源からＭＯ
Ｓトランジスタ７０５，７０４を介してグランドに電流
が流れてしまうという欠点があった。この貫通電流は、
半導体集積回路の消費電力を増大させる原因となってい
た。
【００１０】また、このような従来の半導体集積回路で
は、配線パターンを容易に形成することができないの
で、プルアップを行うのか、プルダウンを行うのか或い
はいずれも行わないのかの区別を変更したい場合に、こ
の変更後の半導体集積回路を最初から作り直さなければ
ならないという欠点もあった。このことは、半導体集積
回路の製造コストが増大する原因となっていた。
は、配線パターンを容易に形成することができないの
で、プルアップを行うのか、プルダウンを行うのか或い
はいずれも行わないのかの区別を変更したい場合に、こ
の変更後の半導体集積回路を最初から作り直さなければ
ならないという欠点もあった。このことは、半導体集積
回路の製造コストが増大する原因となっていた。
【００１１】なお、これらの欠点は、プルダウン回路を
有する出力バッファ回路においても生じていた。
有する出力バッファ回路においても生じていた。
【００１２】本発明は、このような従来技術の欠点に鑑
みてなされたものであり、低消費電力の半導体集積回路
を安価に提供することを目的とする。
みてなされたものであり、低消費電力の半導体集積回路
を安価に提供することを目的とする。
【００１３】
(1) 第１の発明に係わる半導体集積回路は、ソースが第
１電源に接続され且つドレインが出力端子に接続された
第１導電型の第１ＭＯＳトランジスタと、ソースが第２
電源に接続され且つドレインが前記出力端子に接続され
た第２導電型の第２ＭＯＳトランジスタと、を有する出
力バッファと、ソースが第１電源に接続され、ドレイン
が前記出力端子に接続され且つゲートが前記第２ＭＯＳ
トランジスタのゲートに接続された第１導電型の第３Ｍ
ＯＳトランジスタと、イネーブル信号がオンのときは入
力信号の値に基いて前記第１ＭＯＳトランジスタまたは
前記第２ＭＯＳトランジスタの一方のみがオンし、イネ
ーブル信号がオフのときは前記入力信号の値に拘らず前
記第１ＭＯＳトランジスタおよび前記第２ＭＯＳトラン
ジスタがオフするように、前記第１および第２ＭＯＳト
ランジスタのゲートに制御信号を供給する制御回路と、
を備えたことを特徴とする。 (2) また、第１の発明においては、ゲートが前記第１Ｍ
ＯＳトランジスタのゲートに接続され且つソースまたは
ドレインの少なくとも一方が浮遊状態にされた第２導電
型の第４ＭＯＳトランジスタをさらに有することが望ま
しい。 (3) 第２の発明に係わる半導体集積回路は、ソースが第
１電源に接続され且つドレインが出力端子に接続された
第１導電型の第１ＭＯＳトランジスタと、ソースが第２
電源に接続され且つドレインが前記出力端子に接続され
た第２導電型の第２ＭＯＳトランジスタと、を有する出
力バッファと、ゲートが前記第２ＭＯＳトランジスタの
ゲートに接続され且つソースまたはドレインの少なくと
も一方が浮遊状態にされた第１導電型の第３ＭＯＳトラ
ンジスタと、ゲートが前記第１ＭＯＳトランジスタのゲ
ートに接続され且つソースまたはドレインの少なくとも
一方が浮遊状態にされた第２導電型の第４ＭＯＳトラン
ジスタと、イネーブル信号がオンのときは入力信号の値
に基いて前記第１ＭＯＳトランジスタまたは前記第２Ｍ
ＯＳトランジスタの一方のみがオンし、イネーブル信号
がオフのときは前記入力信号の値に拘らず前記第１ＭＯ
Ｓトランジスタおよび前記第２ＭＯＳトランジスタがオ
フするように、前記第１および第２ＭＯＳトランジスタ
のゲートに制御信号を供給する制御回路と、を備えたこ
とを特徴とする。 (4) 第３の発明に係わる半導体集積回路の製造方法は、
ソースが第１電源に接続され且つドレインが出力端子に
接続された第１導電型の第１ＭＯＳトランジスタと；ソ
ースが第２電源に接続され且つドレインが前記出力端子
に接続された第２導電型の第２ＭＯＳトランジスタと；
ソースが第１電源に接続され、ドレインが前記出力端子
に接続され且つゲートが前記第２ＭＯＳトランジスタの
ゲートに接続された第１導電型の第３ＭＯＳトランジス
タと；ソースが第２電源に接続され、ドレインが前記出
力端子に接続され且つゲートが前記第１ＭＯＳトランジ
スタのゲートに接続された第２導電型の第４ＭＯＳトラ
ンジスタと；を形成する工程と、前記第３ＭＯＳトラン
ジスタのソースと前記第１電源との配線、ドレインと前
記出力端子との配線、前記第４ＭＯＳトランジスタのソ
ースと前記第２電源との配線またはドレインと前記出力
端子との配線の、少なくとも一ケ所を切断する工程と、
を備えたことを特徴とする。 (5) 第４の発明に係わる半導体集積回路は、ソースが第
１電源に接続され且つドレインが出力端子に接続された
第１導電型の第１ＭＯＳトランジスタと、ソースが第２
電源に接続され且つドレインが前記出力端子に接続され
た第２導電型の第２ＭＯＳトランジスタと、を有する出
力バッファと、ソースが第１電源に接続され且つドレイ
ンが前記出力端子に接続された第１導電型の第３ＭＯＳ
トランジスタと、イネーブル信号がオンのときは入力信
号の値に基いて前記第１ＭＯＳトランジスタまたは前記
第２ＭＯＳトランジスタの一方のみがオンするとともに
前記第３ＭＯＳトランジスタがオフし、イネーブル信号
がオフのときは前記入力信号の値に拘らず前記第１ＭＯ
Ｓトランジスタおよび前記第２ＭＯＳトランジスタがオ
フするとともに前記第３トランジスタがオンするよう
に、前記第１〜第３ＭＯＳトランジスタのゲートに制御
信号を供給する制御回路と、を備えたことを特徴とす
る。
１電源に接続され且つドレインが出力端子に接続された
第１導電型の第１ＭＯＳトランジスタと、ソースが第２
電源に接続され且つドレインが前記出力端子に接続され
た第２導電型の第２ＭＯＳトランジスタと、を有する出
力バッファと、ソースが第１電源に接続され、ドレイン
が前記出力端子に接続され且つゲートが前記第２ＭＯＳ
トランジスタのゲートに接続された第１導電型の第３Ｍ
ＯＳトランジスタと、イネーブル信号がオンのときは入
力信号の値に基いて前記第１ＭＯＳトランジスタまたは
前記第２ＭＯＳトランジスタの一方のみがオンし、イネ
ーブル信号がオフのときは前記入力信号の値に拘らず前
記第１ＭＯＳトランジスタおよび前記第２ＭＯＳトラン
ジスタがオフするように、前記第１および第２ＭＯＳト
ランジスタのゲートに制御信号を供給する制御回路と、
を備えたことを特徴とする。 (2) また、第１の発明においては、ゲートが前記第１Ｍ
ＯＳトランジスタのゲートに接続され且つソースまたは
ドレインの少なくとも一方が浮遊状態にされた第２導電
型の第４ＭＯＳトランジスタをさらに有することが望ま
しい。 (3) 第２の発明に係わる半導体集積回路は、ソースが第
１電源に接続され且つドレインが出力端子に接続された
第１導電型の第１ＭＯＳトランジスタと、ソースが第２
電源に接続され且つドレインが前記出力端子に接続され
た第２導電型の第２ＭＯＳトランジスタと、を有する出
力バッファと、ゲートが前記第２ＭＯＳトランジスタの
ゲートに接続され且つソースまたはドレインの少なくと
も一方が浮遊状態にされた第１導電型の第３ＭＯＳトラ
ンジスタと、ゲートが前記第１ＭＯＳトランジスタのゲ
ートに接続され且つソースまたはドレインの少なくとも
一方が浮遊状態にされた第２導電型の第４ＭＯＳトラン
ジスタと、イネーブル信号がオンのときは入力信号の値
に基いて前記第１ＭＯＳトランジスタまたは前記第２Ｍ
ＯＳトランジスタの一方のみがオンし、イネーブル信号
がオフのときは前記入力信号の値に拘らず前記第１ＭＯ
Ｓトランジスタおよび前記第２ＭＯＳトランジスタがオ
フするように、前記第１および第２ＭＯＳトランジスタ
のゲートに制御信号を供給する制御回路と、を備えたこ
とを特徴とする。 (4) 第３の発明に係わる半導体集積回路の製造方法は、
ソースが第１電源に接続され且つドレインが出力端子に
接続された第１導電型の第１ＭＯＳトランジスタと；ソ
ースが第２電源に接続され且つドレインが前記出力端子
に接続された第２導電型の第２ＭＯＳトランジスタと；
ソースが第１電源に接続され、ドレインが前記出力端子
に接続され且つゲートが前記第２ＭＯＳトランジスタの
ゲートに接続された第１導電型の第３ＭＯＳトランジス
タと；ソースが第２電源に接続され、ドレインが前記出
力端子に接続され且つゲートが前記第１ＭＯＳトランジ
スタのゲートに接続された第２導電型の第４ＭＯＳトラ
ンジスタと；を形成する工程と、前記第３ＭＯＳトラン
ジスタのソースと前記第１電源との配線、ドレインと前
記出力端子との配線、前記第４ＭＯＳトランジスタのソ
ースと前記第２電源との配線またはドレインと前記出力
端子との配線の、少なくとも一ケ所を切断する工程と、
を備えたことを特徴とする。 (5) 第４の発明に係わる半導体集積回路は、ソースが第
１電源に接続され且つドレインが出力端子に接続された
第１導電型の第１ＭＯＳトランジスタと、ソースが第２
電源に接続され且つドレインが前記出力端子に接続され
た第２導電型の第２ＭＯＳトランジスタと、を有する出
力バッファと、ソースが第１電源に接続され且つドレイ
ンが前記出力端子に接続された第１導電型の第３ＭＯＳ
トランジスタと、イネーブル信号がオンのときは入力信
号の値に基いて前記第１ＭＯＳトランジスタまたは前記
第２ＭＯＳトランジスタの一方のみがオンするとともに
前記第３ＭＯＳトランジスタがオフし、イネーブル信号
がオフのときは前記入力信号の値に拘らず前記第１ＭＯ
Ｓトランジスタおよび前記第２ＭＯＳトランジスタがオ
フするとともに前記第３トランジスタがオンするよう
に、前記第１〜第３ＭＯＳトランジスタのゲートに制御
信号を供給する制御回路と、を備えたことを特徴とす
る。
【００１４】
(1) 第１の発明によれば、ソースが第１電源に接続さ
れ、ドレインが前記出力端子に接続され且つゲートが前
記第２ＭＯＳトランジスタのゲートに接続された第１導
電型の第３ＭＯＳトランジスタをプルアップ回路または
プルダウン回路として使用するので、第２ＭＯＳトラン
ジスタがオンするときには第３ＭＯＳトランジスタをオ
フさせることができ、これにより貫通電流を無くすこと
ができる。 (2) また、第１の発明において、ゲートが第１ＭＯＳト
ランジスタのゲートに接続され且つソースまたはドレイ
ンが浮遊状態にされた第２導電型の第４ＭＯＳトランジ
スタをさらに設けることにより、第１のＭＯＳトランジ
スタの負荷と第２のＭＯＳトランジスタの負荷とを同一
にすることができ、したがって、第１のＭＯＳトランジ
スタの動作速度と第２のＭＯＳトランジスタの動作速度
とを同一にすることができる。 (2) 第２の発明によれば、ゲートが第２ＭＯＳトランジ
スタのゲートに接続され且つソースおよびドレインが浮
遊状態にされた第１導電型の第３ＭＯＳトランジスタ
と、ゲートが第１ＭＯＳトランジスタのゲートに接続さ
れ且つソースまたはドレインが浮遊状態にされた第２導
電型の第４ＭＯＳトランジスタとを備えているので、第
１の発明においてゲートが第１ＭＯＳトランジスタのゲ
ートに接続され且つソースまたはドレインが浮遊状態に
された第２導電型の第４ＭＯＳトランジスタを有する場
合と、第１ＭＯＳトランジスタおよび第２ＭＯＳトラン
ジスタにかかる負荷を同一にすることができ、これによ
り動作速度を同一にすることができる。 (3) 第３の発明によれば、第１〜第４のＭＯＳトランジ
スタの配線を形成した後に、第３、第４ＭＯＳトランジ
スタのソース、ドレインの配線のいずれかを切断するこ
とにより、ソースおよびドレインが浮遊状態のＭＯＳト
ランジスタを形成することとしたので、ＦＩＢ(Focused
Ion Beam)等を用いて切断箇所の再接続を行うことがで
きる。 (4) 第４の発明によれば、プルアップ回路またはプルダ
ウン回路として使用する第３ＭＯＳトランジスタのオン
／オフを制御回路で制御することとしたので、第２ＭＯ
Ｓトランジスタがオンするときには第３ＭＯＳトランジ
スタをオフさせることができ、これにより貫通電流を無
くすことができる。
れ、ドレインが前記出力端子に接続され且つゲートが前
記第２ＭＯＳトランジスタのゲートに接続された第１導
電型の第３ＭＯＳトランジスタをプルアップ回路または
プルダウン回路として使用するので、第２ＭＯＳトラン
ジスタがオンするときには第３ＭＯＳトランジスタをオ
フさせることができ、これにより貫通電流を無くすこと
ができる。 (2) また、第１の発明において、ゲートが第１ＭＯＳト
ランジスタのゲートに接続され且つソースまたはドレイ
ンが浮遊状態にされた第２導電型の第４ＭＯＳトランジ
スタをさらに設けることにより、第１のＭＯＳトランジ
スタの負荷と第２のＭＯＳトランジスタの負荷とを同一
にすることができ、したがって、第１のＭＯＳトランジ
スタの動作速度と第２のＭＯＳトランジスタの動作速度
とを同一にすることができる。 (2) 第２の発明によれば、ゲートが第２ＭＯＳトランジ
スタのゲートに接続され且つソースおよびドレインが浮
遊状態にされた第１導電型の第３ＭＯＳトランジスタ
と、ゲートが第１ＭＯＳトランジスタのゲートに接続さ
れ且つソースまたはドレインが浮遊状態にされた第２導
電型の第４ＭＯＳトランジスタとを備えているので、第
１の発明においてゲートが第１ＭＯＳトランジスタのゲ
ートに接続され且つソースまたはドレインが浮遊状態に
された第２導電型の第４ＭＯＳトランジスタを有する場
合と、第１ＭＯＳトランジスタおよび第２ＭＯＳトラン
ジスタにかかる負荷を同一にすることができ、これによ
り動作速度を同一にすることができる。 (3) 第３の発明によれば、第１〜第４のＭＯＳトランジ
スタの配線を形成した後に、第３、第４ＭＯＳトランジ
スタのソース、ドレインの配線のいずれかを切断するこ
とにより、ソースおよびドレインが浮遊状態のＭＯＳト
ランジスタを形成することとしたので、ＦＩＢ(Focused
Ion Beam)等を用いて切断箇所の再接続を行うことがで
きる。 (4) 第４の発明によれば、プルアップ回路またはプルダ
ウン回路として使用する第３ＭＯＳトランジスタのオン
／オフを制御回路で制御することとしたので、第２ＭＯ
Ｓトランジスタがオンするときには第３ＭＯＳトランジ
スタをオフさせることができ、これにより貫通電流を無
くすことができる。
【００１５】
【実施例】以下、本発明の実施例について、図面を用い
て説明する。
て説明する。
【００１６】（実施例１）まず、実施例１として、第１
〜第３の発明（請求項１〜４）の一実施例について説明
する。
〜第３の発明（請求項１〜４）の一実施例について説明
する。
【００１７】まず、プルアップ回路を有する双方向バッ
ファ回路に本発明を適用した場合（請求項１，２，４）
について説明する。
ファ回路に本発明を適用した場合（請求項１，２，４）
について説明する。
【００１８】図１は、本実施例に係わるプルアップ回路
付双方向バッファ回路の回路図である。
付双方向バッファ回路の回路図である。
【００１９】図１において、制御回路１１０は、ＮＯＴ
回路１１１、ＮＡＮＤ回路１１２およびＮＯＲ回路１１
３を有している。ＮＡＮＤ回路１１２は、イネーブル信
号ＥをＮＯＴ回路１１１で反転させた信号と信号Ａとを
入力し、両信号の論理積の反転値を制御信号ＥＩとして
出力する。また、ＮＯＲ回路１１３は、イネーブル信号
Ｅと信号Ａとを入力し、両信号の論理和の反転値を制御
信号ＥＩＮとして出力する。これにより、この制御回路
１１０は、イネーブル信号Ｅがローレベルのときは、入
力信号Ａがハイレベルであると出力信号ＥＩ，ＥＩＮと
してローレベルを出力し、入力信号Ａがローレベルであ
ると出力信号ＥＩ，ＥＩＮとしてハイレベルを出力す
る。一方、イネーブル信号Ｅがハイレベルのときは、入
力信号Ａの値に拘らず、出力信号ＥＩとしてはハイレベ
ルを出力し、出力信号ＥＩＮとしてローレベルを出力す
る。
回路１１１、ＮＡＮＤ回路１１２およびＮＯＲ回路１１
３を有している。ＮＡＮＤ回路１１２は、イネーブル信
号ＥをＮＯＴ回路１１１で反転させた信号と信号Ａとを
入力し、両信号の論理積の反転値を制御信号ＥＩとして
出力する。また、ＮＯＲ回路１１３は、イネーブル信号
Ｅと信号Ａとを入力し、両信号の論理和の反転値を制御
信号ＥＩＮとして出力する。これにより、この制御回路
１１０は、イネーブル信号Ｅがローレベルのときは、入
力信号Ａがハイレベルであると出力信号ＥＩ，ＥＩＮと
してローレベルを出力し、入力信号Ａがローレベルであ
ると出力信号ＥＩ，ＥＩＮとしてハイレベルを出力す
る。一方、イネーブル信号Ｅがハイレベルのときは、入
力信号Ａの値に拘らず、出力信号ＥＩとしてはハイレベ
ルを出力し、出力信号ＥＩＮとしてローレベルを出力す
る。
【００２０】出力バッファ回路１２０は、ｐＭＯＳトラ
ンジスタ１２１（請求項１の「第１ＭＯＳトランジス
タ」に相当する）とｎＭＯＳトランジスタ１２２（請求
項１の「第２ＭＯＳトランジスタ」に相当する）とを有
している。ｐＭＯＳトランジスタ１２１は、ソースが電
源（請求項１の「第１電源」に相当する）に接続され、
ドレインが出力端子１６０に接続され、ゲートからは信
号ＥＩを入力する。また、ｎＭＯＳトランジスタ１２２
は、ソースがグランド（請求項１の「第２電源」に相当
する）に接続され、ドレインが出力端子１６０に接続さ
れ、ゲートからは信号ＥＩＮを入力する。これにより、
ｐＭＯＳトランジスタ１２１は、制御回路１１０からゲ
ートに入力した信号ＥＩがローレベルのときはオンし、
ソースから入力した電源電位を出力端子１６０に印加す
る。一方、信号ＥＩがハイレベルのときはオフする。ま
た、ｎＭＯＳトランジスタ１２２は、制御回路１１０か
らゲートに入力した信号ＥＩＮがハイレベルのときはオ
ンし、出力端子１６０に接地電位を与える。一方、信号
ＥＩＮがローレベルのときはオフする。
ンジスタ１２１（請求項１の「第１ＭＯＳトランジス
タ」に相当する）とｎＭＯＳトランジスタ１２２（請求
項１の「第２ＭＯＳトランジスタ」に相当する）とを有
している。ｐＭＯＳトランジスタ１２１は、ソースが電
源（請求項１の「第１電源」に相当する）に接続され、
ドレインが出力端子１６０に接続され、ゲートからは信
号ＥＩを入力する。また、ｎＭＯＳトランジスタ１２２
は、ソースがグランド（請求項１の「第２電源」に相当
する）に接続され、ドレインが出力端子１６０に接続さ
れ、ゲートからは信号ＥＩＮを入力する。これにより、
ｐＭＯＳトランジスタ１２１は、制御回路１１０からゲ
ートに入力した信号ＥＩがローレベルのときはオンし、
ソースから入力した電源電位を出力端子１６０に印加す
る。一方、信号ＥＩがハイレベルのときはオフする。ま
た、ｎＭＯＳトランジスタ１２２は、制御回路１１０か
らゲートに入力した信号ＥＩＮがハイレベルのときはオ
ンし、出力端子１６０に接地電位を与える。一方、信号
ＥＩＮがローレベルのときはオフする。
【００２１】プルアップ回路１３０は、ｐＭＯＳトラン
ジスタ１３１（請求項１の「第３ＭＯＳトランジスタ」
に相当する）と、ｎＭＯＳトランジスタ１３２（請求項
２の「第４ＭＯＳトランジスタ」に相当する）とを有し
ている。ｐＭＯＳトランジスタ１３１は、ソースが電源
に接続され、ドレインが抵抗素子１５０を介して出力端
子１６０に接続され、且つ、ゲートがｎＭＯＳトランジ
スタ１２２のゲートに接続されている。また、ｎＭＯＳ
トランジスタ１３２は、ゲートがｐＭＯＳトランジスタ
１２１のゲートに接続され、且つ、ソースまたはドレイ
ンの少なくとも一方（ここでは両方とした）が浮遊状態
になっている。これにより、ｐＭＯＳトランジスタ１３
１は、制御回路１１０からゲートに入力した信号ＥＩＮ
がローレベルのときはオンし、ソースから入力した電源
電位を出力端子１６０に印加する。一方、信号ＥＩＮが
ハイレベルのときは、ｐＭＯＳトランジスタ１３１はオ
フする。また、ｎＭＯＳトランジスタ１３２は、ソース
およびドレインが浮遊状態になっているので動作しな
い。
ジスタ１３１（請求項１の「第３ＭＯＳトランジスタ」
に相当する）と、ｎＭＯＳトランジスタ１３２（請求項
２の「第４ＭＯＳトランジスタ」に相当する）とを有し
ている。ｐＭＯＳトランジスタ１３１は、ソースが電源
に接続され、ドレインが抵抗素子１５０を介して出力端
子１６０に接続され、且つ、ゲートがｎＭＯＳトランジ
スタ１２２のゲートに接続されている。また、ｎＭＯＳ
トランジスタ１３２は、ゲートがｐＭＯＳトランジスタ
１２１のゲートに接続され、且つ、ソースまたはドレイ
ンの少なくとも一方（ここでは両方とした）が浮遊状態
になっている。これにより、ｐＭＯＳトランジスタ１３
１は、制御回路１１０からゲートに入力した信号ＥＩＮ
がローレベルのときはオンし、ソースから入力した電源
電位を出力端子１６０に印加する。一方、信号ＥＩＮが
ハイレベルのときは、ｐＭＯＳトランジスタ１３１はオ
フする。また、ｎＭＯＳトランジスタ１３２は、ソース
およびドレインが浮遊状態になっているので動作しな
い。
【００２２】入力バッファ回路１４０は、抵抗素子１５
０を介して、出力端子１６０と接続されている。そし
て、出力端子１６０から入力した信号を半導体集積回路
内部に対して出力する。
０を介して、出力端子１６０と接続されている。そし
て、出力端子１６０から入力した信号を半導体集積回路
内部に対して出力する。
【００２３】次に、図１に示した双方向バッファ回路の
動作を説明する。
動作を説明する。
【００２４】まず、イネーブル信号Ｅがローレベルで入
力信号Ａがハイレベルのときは、上述のように、制御回
路１１０の出力信号ＥＩ，ＥＩＮはローレベルとなる。
したがって、ｐＭＯＳトランジスタ１２１はオンし、ｎ
ＭＯＳトランジスタ１２２はオフする。また、信号ＥＩ
Ｎがローレベルであることにより、ｐＭＯＳトランジス
タ１３１も、オンする。これにより、出力端子１６０に
は、ｐＭＯＳトランジスタ１２１，１３１を介して、電
源電位が印加される。
力信号Ａがハイレベルのときは、上述のように、制御回
路１１０の出力信号ＥＩ，ＥＩＮはローレベルとなる。
したがって、ｐＭＯＳトランジスタ１２１はオンし、ｎ
ＭＯＳトランジスタ１２２はオフする。また、信号ＥＩ
Ｎがローレベルであることにより、ｐＭＯＳトランジス
タ１３１も、オンする。これにより、出力端子１６０に
は、ｐＭＯＳトランジスタ１２１，１３１を介して、電
源電位が印加される。
【００２５】また、イネーブル信号Ｅおよび入力信号Ａ
がともにローレベルのときは、制御回路１１０の出力信
号ＥＩ，ＥＩＮはハイレベルとなる。したがって、ｐＭ
ＯＳトランジスタ１２１はオフし、ｎＭＯＳトランジス
タ１２２はオンする。また、信号ＥＩＮがハイレベルで
あることにより、ｐＭＯＳトランジスタ１３１は、オフ
する。これにより、出力端子１６０には、ｎＭＯＳトラ
ンジスタ１２２を介して、接地電位が印加される。
がともにローレベルのときは、制御回路１１０の出力信
号ＥＩ，ＥＩＮはハイレベルとなる。したがって、ｐＭ
ＯＳトランジスタ１２１はオフし、ｎＭＯＳトランジス
タ１２２はオンする。また、信号ＥＩＮがハイレベルで
あることにより、ｐＭＯＳトランジスタ１３１は、オフ
する。これにより、出力端子１６０には、ｎＭＯＳトラ
ンジスタ１２２を介して、接地電位が印加される。
【００２６】イネーブル信号がハイレベルのときは、制
御回路１１０の出力信号ＥＩはハイレベルとなり、出力
信号ＥＩＮはローレベルとなる。したがって、ｐＭＯＳ
トランジスタ１２１およびｎＭＯＳトランジスタ１２２
は、ともにオフする。一方、信号ＥＩＮがローレベルで
あることにより、ｐＭＯＳトランジスタ１３１はオンす
る。これにより、出力端子１６０にはｐＭＯＳトランジ
スタ１３１を介して電源電位が印加され、出力端子１６
０のプルアップを行うことができる。
御回路１１０の出力信号ＥＩはハイレベルとなり、出力
信号ＥＩＮはローレベルとなる。したがって、ｐＭＯＳ
トランジスタ１２１およびｎＭＯＳトランジスタ１２２
は、ともにオフする。一方、信号ＥＩＮがローレベルで
あることにより、ｐＭＯＳトランジスタ１３１はオンす
る。これにより、出力端子１６０にはｐＭＯＳトランジ
スタ１３１を介して電源電位が印加され、出力端子１６
０のプルアップを行うことができる。
【００２７】このように、図１に示した双方向バッファ
回路によれば、ｎＭＯＳトランジスタ１２２がオンする
ときにはｐＭＯＳトランジスタ１３１をオフさせること
ができ、これにより貫通電流を無くすことができる。し
たがって、回路の消費電力を低減させることができる。
回路によれば、ｎＭＯＳトランジスタ１２２がオンする
ときにはｐＭＯＳトランジスタ１３１をオフさせること
ができ、これにより貫通電流を無くすことができる。し
たがって、回路の消費電力を低減させることができる。
【００２８】ここで、図１に示した双方向バッファ回路
では、上述のように、ｎＭＯＳトランジスタ１２２のゲ
ートにｐＭＯＳトランジスタ１３１のゲートが接続され
ているので、ｎＭＯＳトランジスタ１２２のゲートの負
荷が増大し、動作速度が遅くなる。このため、図１で
は、動作しないｎＭＯＳトランジスタ１３２のゲートを
ｐＭＯＳトランジスタ１２１のゲートに接続することに
よって、ｎＭＯＳトランジスタ１２２のゲートの負荷と
ｐＭＯＳトランジスタ１２１のゲートの負荷とを同一に
している。これにより、ｎＭＯＳトランジスタ１２２の
動作速度とｐＭＯＳトランジスタ１２１の動作速度とを
同一にすることができ、したがって、出力端子１６０か
らハイレベルが出力されるのかローレベルが出力される
のかに拘らず双方向バッファ回路の動作速度を一定にす
ることができる。但し、双方向バッファ回路の動作速度
を一定にする必要がない場合は、ｎＭＯＳトランジスタ
１３２を設ける必要はない。
では、上述のように、ｎＭＯＳトランジスタ１２２のゲ
ートにｐＭＯＳトランジスタ１３１のゲートが接続され
ているので、ｎＭＯＳトランジスタ１２２のゲートの負
荷が増大し、動作速度が遅くなる。このため、図１で
は、動作しないｎＭＯＳトランジスタ１３２のゲートを
ｐＭＯＳトランジスタ１２１のゲートに接続することに
よって、ｎＭＯＳトランジスタ１２２のゲートの負荷と
ｐＭＯＳトランジスタ１２１のゲートの負荷とを同一に
している。これにより、ｎＭＯＳトランジスタ１２２の
動作速度とｐＭＯＳトランジスタ１２１の動作速度とを
同一にすることができ、したがって、出力端子１６０か
らハイレベルが出力されるのかローレベルが出力される
のかに拘らず双方向バッファ回路の動作速度を一定にす
ることができる。但し、双方向バッファ回路の動作速度
を一定にする必要がない場合は、ｎＭＯＳトランジスタ
１３２を設ける必要はない。
【００２９】次に、図１に示した双方向バッファ回路を
製造する方法について説明する。
製造する方法について説明する。
【００３０】この双方向バッファ回路を製造する際に
は、まず、図２に示したような回路を、半導体基板上に
形成する。
は、まず、図２に示したような回路を、半導体基板上に
形成する。
【００３１】図２において、図１と同じ符号を付した構
成部分は、それぞれ、図１の場合と同じものを示す。ま
た、同図において、ｐＭＯＳトランジスタ２０１（請求
項４の「第３ＭＯＳトランジスタ」に相当する）は、ソ
ースが電源（請求項４の「第１電源」に相当する）に接
続され、ドレインが出力端子１６０に接続され、且つ、
ゲートがＭＯＳトランジスタ１２２のゲートに接続され
ている。また、ｎＭＯＳトランジスタ２０２（請求項４
の「第４ＭＯＳトランジスタ」に相当する）は、ソース
がグランド（請求項４の「第２電源」に相当する）に接
続され、ドレインが出力端子１６０に接続され、且つ、
ゲートがｐＭＯＳトランジスタ１２１のゲートに接続さ
れている。
成部分は、それぞれ、図１の場合と同じものを示す。ま
た、同図において、ｐＭＯＳトランジスタ２０１（請求
項４の「第３ＭＯＳトランジスタ」に相当する）は、ソ
ースが電源（請求項４の「第１電源」に相当する）に接
続され、ドレインが出力端子１６０に接続され、且つ、
ゲートがＭＯＳトランジスタ１２２のゲートに接続され
ている。また、ｎＭＯＳトランジスタ２０２（請求項４
の「第４ＭＯＳトランジスタ」に相当する）は、ソース
がグランド（請求項４の「第２電源」に相当する）に接
続され、ドレインが出力端子１６０に接続され、且つ、
ゲートがｐＭＯＳトランジスタ１２１のゲートに接続さ
れている。
【００３２】そして、図２に示した回路の配線うち、Ａ
−Ａ′およびＢ−Ｂ′で示した部分、すなわちｎＭＯＳ
トランジスタ２０２のソースとグランドとの配線および
ドレインと出力端子１６０との配線を、それぞれ切断す
る（一方の切断のみ行ってもよい）。これにより、図１
と同じ回路構成を得ることができる。
−Ａ′およびＢ−Ｂ′で示した部分、すなわちｎＭＯＳ
トランジスタ２０２のソースとグランドとの配線および
ドレインと出力端子１６０との配線を、それぞれ切断す
る（一方の切断のみ行ってもよい）。これにより、図１
と同じ回路構成を得ることができる。
【００３３】このように、本実施例では、ｎＭＯＳトラ
ンジスタ２０２のソースおよびドレインについての配線
を形成した後でこれらの配線を切断することによって、
ソースおよびドレインが浮遊状態のｎＭＯＳトランジス
タ２０２を形成することとした。これにより、ＦＩＢ(F
ocused Ion Beam)等を用いて切断箇所の再接続を行うこ
とができるので、プルアップ回路１３０を、後述するよ
うなプルダウン回路（図３参照）に容易に変更すること
ができる。したがって、プルアップ回路１３０をプルダ
ウン回路に変更したい場合に半導体集積回路を最初から
作り直す必要がないので、半導体集積回路の製造コスト
を低減させることができる。
ンジスタ２０２のソースおよびドレインについての配線
を形成した後でこれらの配線を切断することによって、
ソースおよびドレインが浮遊状態のｎＭＯＳトランジス
タ２０２を形成することとした。これにより、ＦＩＢ(F
ocused Ion Beam)等を用いて切断箇所の再接続を行うこ
とができるので、プルアップ回路１３０を、後述するよ
うなプルダウン回路（図３参照）に容易に変更すること
ができる。したがって、プルアップ回路１３０をプルダ
ウン回路に変更したい場合に半導体集積回路を最初から
作り直す必要がないので、半導体集積回路の製造コスト
を低減させることができる。
【００３４】次に、プルダウン回路を有する双方向バッ
ファ回路に本発明を適用した場合（請求項１，２，４）
について説明する。
ファ回路に本発明を適用した場合（請求項１，２，４）
について説明する。
【００３５】図３は、本実施例に係わるプルダウン回路
付双方向バッファ回路の回路図である。
付双方向バッファ回路の回路図である。
【００３６】図３において、図１と同じ符号を付した構
成部分は、それぞれ、図１の場合と同じものを示してい
る。
成部分は、それぞれ、図１の場合と同じものを示してい
る。
【００３７】また、図３において、プルアップ回路３１
０は、ｎＭＯＳトランジスタ３１１（請求項１の「第３
ＭＯＳトランジスタ」に相当する）と、ｐＭＯＳトラン
ジスタ３１２（請求項２の「第４ＭＯＳトランジスタ」
に相当する）とを有している。ｎＭＯＳトランジスタ３
１１は、ソースがグランド（請求項１の「第１電源」に
相当する）に接続され、ドレインが抵抗素子１５０を介
して出力端子１６０に接続され、且つ、ゲートがｐＭＯ
Ｓトランジスタ１２１（請求項１の「第２ＭＯＳトラン
ジスタ」に相当する）のゲートに接続されている。ま
た、ｐＭＯＳトランジスタ３１２は、ゲートがｎＭＯＳ
トランジスタ１２２（請求項１の「第１ＭＯＳトランジ
スタ」に相当する）のゲートに接続され、且つ、ソース
またはドレインの少なくとも一方（ここでは両方とし
た）が浮遊状態になっている。これにより、ｎＭＯＳト
ランジスタ３１１は、制御回路１１０からゲートに入力
した信号ＥＩＮがハイレベルのときはオンし、ソースか
ら入力した接地電位を出力端子１６０に印加する。一
方、信号ＥＩＮがローレベルのときは、ｐＭＯＳトラン
ジスタ１３１はオフする。また、ｐＭＯＳトランジスタ
３１２は、ソースおよびドレインが浮遊状態になってい
るので動作しない。
０は、ｎＭＯＳトランジスタ３１１（請求項１の「第３
ＭＯＳトランジスタ」に相当する）と、ｐＭＯＳトラン
ジスタ３１２（請求項２の「第４ＭＯＳトランジスタ」
に相当する）とを有している。ｎＭＯＳトランジスタ３
１１は、ソースがグランド（請求項１の「第１電源」に
相当する）に接続され、ドレインが抵抗素子１５０を介
して出力端子１６０に接続され、且つ、ゲートがｐＭＯ
Ｓトランジスタ１２１（請求項１の「第２ＭＯＳトラン
ジスタ」に相当する）のゲートに接続されている。ま
た、ｐＭＯＳトランジスタ３１２は、ゲートがｎＭＯＳ
トランジスタ１２２（請求項１の「第１ＭＯＳトランジ
スタ」に相当する）のゲートに接続され、且つ、ソース
またはドレインの少なくとも一方（ここでは両方とし
た）が浮遊状態になっている。これにより、ｎＭＯＳト
ランジスタ３１１は、制御回路１１０からゲートに入力
した信号ＥＩＮがハイレベルのときはオンし、ソースか
ら入力した接地電位を出力端子１６０に印加する。一
方、信号ＥＩＮがローレベルのときは、ｐＭＯＳトラン
ジスタ１３１はオフする。また、ｐＭＯＳトランジスタ
３１２は、ソースおよびドレインが浮遊状態になってい
るので動作しない。
【００３８】次に、図３に示した双方向バッファ回路の
動作を説明する。
動作を説明する。
【００３９】まず、イネーブル信号Ｅがローレベルで入
力信号Ａがハイレベルのときは、制御回路１１０の出力
信号ＥＩ，ＥＩＮはローレベルとなるので、ｐＭＯＳト
ランジスタ１２１はオンし、ｎＭＯＳトランジスタ１２
２はオフし、また、ｎＭＯＳトランジスタ３１１はオフ
する。これにより、出力端子１６０には、ｐＭＯＳトラ
ンジスタ１２１を介して、電源電位が印加される。
力信号Ａがハイレベルのときは、制御回路１１０の出力
信号ＥＩ，ＥＩＮはローレベルとなるので、ｐＭＯＳト
ランジスタ１２１はオンし、ｎＭＯＳトランジスタ１２
２はオフし、また、ｎＭＯＳトランジスタ３１１はオフ
する。これにより、出力端子１６０には、ｐＭＯＳトラ
ンジスタ１２１を介して、電源電位が印加される。
【００４０】また、イネーブル信号Ｅおよび入力信号Ａ
がともにローレベルのときは、制御回路１１０の出力信
号ＥＩ，ＥＩＮはハイレベルとなるので、ｐＭＯＳトラ
ンジスタ１２１はオフし、ｎＭＯＳトランジスタ１２２
はオンし、また、ｎＭＯＳトランジスタ３１１はオンす
る。これにより、出力端子１６０には、ｎＭＯＳトラン
ジスタ１２２，３１１を介して、接地電位が印加され
る。
がともにローレベルのときは、制御回路１１０の出力信
号ＥＩ，ＥＩＮはハイレベルとなるので、ｐＭＯＳトラ
ンジスタ１２１はオフし、ｎＭＯＳトランジスタ１２２
はオンし、また、ｎＭＯＳトランジスタ３１１はオンす
る。これにより、出力端子１６０には、ｎＭＯＳトラン
ジスタ１２２，３１１を介して、接地電位が印加され
る。
【００４１】イネーブル信号がハイレベルのときは、制
御回路１１０の出力信号ＥＩはハイレベルとなり、出力
信号ＥＩＮはローレベルとなるので、ｐＭＯＳトランジ
スタ１２１およびｎＭＯＳトランジスタ１２２は、とも
にオフする。一方、信号ＥＩがローレベルであることに
より、ｎＭＯＳトランジスタ３１１はオンする。これに
より、出力端子１６０にはｎＭＯＳトランジスタ３１１
を介して接地電位が印加され、出力端子１６０のプルダ
ウンを行うことができる。
御回路１１０の出力信号ＥＩはハイレベルとなり、出力
信号ＥＩＮはローレベルとなるので、ｐＭＯＳトランジ
スタ１２１およびｎＭＯＳトランジスタ１２２は、とも
にオフする。一方、信号ＥＩがローレベルであることに
より、ｎＭＯＳトランジスタ３１１はオンする。これに
より、出力端子１６０にはｎＭＯＳトランジスタ３１１
を介して接地電位が印加され、出力端子１６０のプルダ
ウンを行うことができる。
【００４２】このように、図３に示した双方向バッファ
回路によれば、ｐＭＯＳトランジスタ１２１がオンする
ときにはｎＭＯＳトランジスタ３１１をオフさせること
ができ、これにより貫通電流を無くすことができる。し
たがって、回路の消費電力を低減させることができる。
回路によれば、ｐＭＯＳトランジスタ１２１がオンする
ときにはｎＭＯＳトランジスタ３１１をオフさせること
ができ、これにより貫通電流を無くすことができる。し
たがって、回路の消費電力を低減させることができる。
【００４３】なお、図１の場合と同様、ｐＭＯＳトラン
ジスタ１２１のゲートにｎＭＯＳトランジスタ３１１の
ゲートが接続されているのでｐＭＯＳトランジスタ１２
１のゲートの負荷が増大して動作速度が遅くなるが、動
作しないｐＭＯＳトランジスタ３１２のゲートをｎＭＯ
Ｓトランジスタ１２２のゲートに接続することによって
ＭＯＳトランジスタ１２１，１２２のゲートの負荷を同
一にしているので、両ＭＯＳトランジスタ１２１，１２
２の動作速度を同一にすることができる。そして、これ
により出力端子１６０からハイレベルが出力されるのか
ローレベルが出力されるのかに拘らず双方向バッファ回
路の動作速度を一定にすることができる。但し、双方向
バッファ回路の動作速度を一定にする必要がない場合
は、ｐＭＯＳトランジスタ３１２を設ける必要はない。
ジスタ１２１のゲートにｎＭＯＳトランジスタ３１１の
ゲートが接続されているのでｐＭＯＳトランジスタ１２
１のゲートの負荷が増大して動作速度が遅くなるが、動
作しないｐＭＯＳトランジスタ３１２のゲートをｎＭＯ
Ｓトランジスタ１２２のゲートに接続することによって
ＭＯＳトランジスタ１２１，１２２のゲートの負荷を同
一にしているので、両ＭＯＳトランジスタ１２１，１２
２の動作速度を同一にすることができる。そして、これ
により出力端子１６０からハイレベルが出力されるのか
ローレベルが出力されるのかに拘らず双方向バッファ回
路の動作速度を一定にすることができる。但し、双方向
バッファ回路の動作速度を一定にする必要がない場合
は、ｐＭＯＳトランジスタ３１２を設ける必要はない。
【００４４】図３に示した双方向バッファ回路を製造す
る際には、まず、図２に示したような回路を半導体基板
上に形成し、その後、図２に示した回路の配線うち、Ｃ
−Ｃ′およびＤ−Ｄ′で示した部分、すなわちｐＭＯＳ
トランジスタ２０１のソースと電源との配線およびドレ
インと出力端子１６０との配線を、それぞれ切断する
（一方の切断のみでもよい）。これにより、図３と同じ
回路構成を得ることができる。
る際には、まず、図２に示したような回路を半導体基板
上に形成し、その後、図２に示した回路の配線うち、Ｃ
−Ｃ′およびＤ−Ｄ′で示した部分、すなわちｐＭＯＳ
トランジスタ２０１のソースと電源との配線およびドレ
インと出力端子１６０との配線を、それぞれ切断する
（一方の切断のみでもよい）。これにより、図３と同じ
回路構成を得ることができる。
【００４５】このように、ｐＭＯＳトランジスタ２０１
のソースおよびドレインについての配線を形成した後で
これらの配線を切断することとしたので、図１の場合と
同様、ＦＩＢ(Focused Ion Beam)等を用いて切断箇所の
再接続を行うことが可能となる。したがって、プルダウ
ン回路３１０を、図１に示したようなプルアップ回路に
容易に変更することができる。このため、プルダウン回
路３１０をプルアップ回路に変更したい場合に半導体集
積回路を最初から作り直す必要がないので、半導体集積
回路の製造コストを低減させることができる。
のソースおよびドレインについての配線を形成した後で
これらの配線を切断することとしたので、図１の場合と
同様、ＦＩＢ(Focused Ion Beam)等を用いて切断箇所の
再接続を行うことが可能となる。したがって、プルダウ
ン回路３１０を、図１に示したようなプルアップ回路に
容易に変更することができる。このため、プルダウン回
路３１０をプルアップ回路に変更したい場合に半導体集
積回路を最初から作り直す必要がないので、半導体集積
回路の製造コストを低減させることができる。
【００４６】次に、プルダウン回路もプルアップ回路も
有さない双方向バッファ回路に本発明を適用した場合
（請求項３，４）について説明する。
有さない双方向バッファ回路に本発明を適用した場合
（請求項３，４）について説明する。
【００４７】図４において、図１と同じ符号を付した構
成部分は、それぞれ、図１の場合と同じものを示してい
る。
成部分は、それぞれ、図１の場合と同じものを示してい
る。
【００４８】また、図４において、ｐＭＯＳトランジス
タ４０１（請求項３の「第３ＭＯＳトランジスタ」に相
当する）は、ゲートがｎＭＯＳトランジスタ１２２（請
求項３の「第２ＭＯＳトランジスタ」に相当する）のゲ
ートに接続され、且つ、ソースまたはドレインの少なく
とも一方（ここでは両方とした）が浮遊状態になってい
る。また、ｎＭＯＳトランジスタ４０２（請求項３の
「第４ＭＯＳトランジスタ」に相当する）は、ゲートが
ｐＭＯＳトランジスタ１２１（請求項３の「第１ＭＯＳ
トランジスタ」に相当する）のゲートに接続され、且
つ、ソースまたはドレインの少なくとも一方（ここでは
両方とした）が浮遊状態になっている。
タ４０１（請求項３の「第３ＭＯＳトランジスタ」に相
当する）は、ゲートがｎＭＯＳトランジスタ１２２（請
求項３の「第２ＭＯＳトランジスタ」に相当する）のゲ
ートに接続され、且つ、ソースまたはドレインの少なく
とも一方（ここでは両方とした）が浮遊状態になってい
る。また、ｎＭＯＳトランジスタ４０２（請求項３の
「第４ＭＯＳトランジスタ」に相当する）は、ゲートが
ｐＭＯＳトランジスタ１２１（請求項３の「第１ＭＯＳ
トランジスタ」に相当する）のゲートに接続され、且
つ、ソースまたはドレインの少なくとも一方（ここでは
両方とした）が浮遊状態になっている。
【００４９】このように、図４に示した双方向バッファ
回路は、動作しないＭＯＳトランジスタ４０１，４０２
のゲートをＭＯＳトランジスタ１２１，１２２のゲート
にそれぞれ接続することによって、ＭＯＳトランジスタ
１２１，１２２のゲートに負荷を与えている。したがっ
て、図１に示したプルアップ回路付双方向バッファ回路
や図３に示したプルダウン回路付双方向バッファ回路と
動作速度を同一にすることができる。
回路は、動作しないＭＯＳトランジスタ４０１，４０２
のゲートをＭＯＳトランジスタ１２１，１２２のゲート
にそれぞれ接続することによって、ＭＯＳトランジスタ
１２１，１２２のゲートに負荷を与えている。したがっ
て、図１に示したプルアップ回路付双方向バッファ回路
や図３に示したプルダウン回路付双方向バッファ回路と
動作速度を同一にすることができる。
【００５０】図４に示した双方向バッファ回路を製造す
る際には、まず、図２に示したような回路を半導体基板
上に形成し、その後、図２に示した回路の配線うち、Ａ
−Ａ′，Ｂ−Ｂ′，Ｃ−Ｃ′およびＤ−Ｄ′で示した各
部分、すなわちｐＭＯＳトランジスタ２０２のソースと
グランドとの配線、このｐＭＯＳトランジスタ２０２の
ドレインと出力端子１６０との配線、ｐＭＯＳトランジ
スタ２０１のソースと電源との配線およびｐＭＯＳトラ
ンジスタ２０１のドレインと出力端子１６０との配線
を、それぞれ切断する（Ａ−Ａ′またはＢ−Ｂ′の一方
のみを切断し、且つ、Ｃ−Ｃ′またはＤ−Ｄ′の一方の
みを切断することにしてもよい）。これにより、図４と
同じ回路構成を得ることができる。
る際には、まず、図２に示したような回路を半導体基板
上に形成し、その後、図２に示した回路の配線うち、Ａ
−Ａ′，Ｂ−Ｂ′，Ｃ−Ｃ′およびＤ−Ｄ′で示した各
部分、すなわちｐＭＯＳトランジスタ２０２のソースと
グランドとの配線、このｐＭＯＳトランジスタ２０２の
ドレインと出力端子１６０との配線、ｐＭＯＳトランジ
スタ２０１のソースと電源との配線およびｐＭＯＳトラ
ンジスタ２０１のドレインと出力端子１６０との配線
を、それぞれ切断する（Ａ−Ａ′またはＢ−Ｂ′の一方
のみを切断し、且つ、Ｃ−Ｃ′またはＤ−Ｄ′の一方の
みを切断することにしてもよい）。これにより、図４と
同じ回路構成を得ることができる。
【００５１】このように、ＭＯＳトランジスタ２０１，
２０２のソースおよびドレインについての配線を形成し
た後でこれらの配線を切断することにより、図１の場合
や図３の場合と同様、ＦＩＢ(Focused Ion Beam)等を用
いて切断箇所の再接続を行うことが可能となる。したが
って、図４に示したＭＯＳトランジスタ４０１，４０２
からなる回路を、図１に示したようなプルアップ回路や
図３に示したプルダウン回路に容易に変更することがで
きる。このため、プルアップもプルダウンも行わない双
方向バッファ回路をプルアップ回路付或いはプルダウン
付の双方向バッファ回路回路に変更したい場合に半導体
集積回路を最初から作り直す必要がないので、半導体集
積回路の製造コストを低減させることができる。
２０２のソースおよびドレインについての配線を形成し
た後でこれらの配線を切断することにより、図１の場合
や図３の場合と同様、ＦＩＢ(Focused Ion Beam)等を用
いて切断箇所の再接続を行うことが可能となる。したが
って、図４に示したＭＯＳトランジスタ４０１，４０２
からなる回路を、図１に示したようなプルアップ回路や
図３に示したプルダウン回路に容易に変更することがで
きる。このため、プルアップもプルダウンも行わない双
方向バッファ回路をプルアップ回路付或いはプルダウン
付の双方向バッファ回路回路に変更したい場合に半導体
集積回路を最初から作り直す必要がないので、半導体集
積回路の製造コストを低減させることができる。
【００５２】このように、本実施例によれば、消費電力
が少なく、動作速度が常に一定の半導体集積回路を安価
に提供することが可能となる。
が少なく、動作速度が常に一定の半導体集積回路を安価
に提供することが可能となる。
【００５３】（実施例２）次に、第４の発明（請求項
５）の一実施例について、図５および図６を用いて説明
する。
５）の一実施例について、図５および図６を用いて説明
する。
【００５４】まず、プルアップ回路を有する双方向バッ
ファ回路に第４の発明を適用した場合について説明す
る。
ファ回路に第４の発明を適用した場合について説明す
る。
【００５５】図５は、本実施例に係わるプルアップ回路
付双方向バッファ回路の回路図である。同図において、
図１と同じ符号を付した構成部分は、それぞれ、図１の
場合と同じものを示している。
付双方向バッファ回路の回路図である。同図において、
図１と同じ符号を付した構成部分は、それぞれ、図１の
場合と同じものを示している。
【００５６】制御回路５０１の構成は図１の場合と同様
であるが、ＮＯＴ回路１１１の出力信号を制御信号Ｃ1
として出力している点で、図１の場合と異なる。
であるが、ＮＯＴ回路１１１の出力信号を制御信号Ｃ1
として出力している点で、図１の場合と異なる。
【００５７】また、図５において、プルアップ回路は、
ｐＭＯＳトランジスタ５０２（請求項５の「第３ＭＯＳ
トランジスタ」に相当する）によって構成されている。
このｐＭＯＳトランジスタ５０２は、ソースが電源（請
求項５の「第１電源」に相当する）に接続され、ドレイ
ンが抵抗素子１５０を介して出力端子１６０に接続され
ている。また、ゲートからは、上述の信号Ｃ1 を入力す
る。これにより、ｐＭＯＳトランジスタ５０２は、信号
Ｃ1 がローレベルのときはオンし、ソースから入力した
電源電位を出力端子１６０に印加する。一方、信号Ｃ1
がハイレベルのときは、ｐＭＯＳトランジスタ５０２は
オフする。
ｐＭＯＳトランジスタ５０２（請求項５の「第３ＭＯＳ
トランジスタ」に相当する）によって構成されている。
このｐＭＯＳトランジスタ５０２は、ソースが電源（請
求項５の「第１電源」に相当する）に接続され、ドレイ
ンが抵抗素子１５０を介して出力端子１６０に接続され
ている。また、ゲートからは、上述の信号Ｃ1 を入力す
る。これにより、ｐＭＯＳトランジスタ５０２は、信号
Ｃ1 がローレベルのときはオンし、ソースから入力した
電源電位を出力端子１６０に印加する。一方、信号Ｃ1
がハイレベルのときは、ｐＭＯＳトランジスタ５０２は
オフする。
【００５８】次に、図５に示した双方向バッファ回路の
動作を説明する。
動作を説明する。
【００５９】まず、イネーブル信号Ｅがローレベルで入
力信号Ａがハイレベルのときは、制御回路５０１の出力
信号ＥＩ，ＥＩＮはローレベルとなり、信号Ｃ1 はハイ
レベルとなる。したがって、ｐＭＯＳトランジスタ１２
１はオンし、ｎＭＯＳトランジスタ１２２はオフし、ま
た、ｐＭＯＳトランジスタ５０２はオフする。これによ
り、出力端子１６０には、ｐＭＯＳトランジスタ１２１
を介して電源電位が印加される。
力信号Ａがハイレベルのときは、制御回路５０１の出力
信号ＥＩ，ＥＩＮはローレベルとなり、信号Ｃ1 はハイ
レベルとなる。したがって、ｐＭＯＳトランジスタ１２
１はオンし、ｎＭＯＳトランジスタ１２２はオフし、ま
た、ｐＭＯＳトランジスタ５０２はオフする。これによ
り、出力端子１６０には、ｐＭＯＳトランジスタ１２１
を介して電源電位が印加される。
【００６０】また、イネーブル信号Ｅおよび入力信号Ａ
がともにローレベルのときは、制御回路５０１の出力信
号ＥＩ，ＥＩＮ，Ｃ1 はすべてハイレベルとなる。した
がって、ｐＭＯＳトランジスタ１２１はオフし、ｎＭＯ
Ｓトランジスタ１２２はオンし、ｐＭＯＳトランジスタ
５０２はオフする。これにより、出力端子１６０には、
ｎＭＯＳトランジスタ１２２を介して接地電位が印加さ
れる。
がともにローレベルのときは、制御回路５０１の出力信
号ＥＩ，ＥＩＮ，Ｃ1 はすべてハイレベルとなる。した
がって、ｐＭＯＳトランジスタ１２１はオフし、ｎＭＯ
Ｓトランジスタ１２２はオンし、ｐＭＯＳトランジスタ
５０２はオフする。これにより、出力端子１６０には、
ｎＭＯＳトランジスタ１２２を介して接地電位が印加さ
れる。
【００６１】イネーブル信号Ｅがハイレベルのときは、
制御回路１１０の出力信号ＥＩはハイレベルとなり、出
力信号ＥＩＮはローレベルとなる。したがって、ｐＭＯ
Ｓトランジスタ１２１およびｎＭＯＳトランジスタ１２
２は、ともにオフする。一方、信号Ｃ1 はローレベルと
なるので、ｐＭＯＳトランジスタ５０２はオンする。こ
れにより、出力端子１６０にはｐＭＯＳトランジスタ５
０２を介して電源電位が印加され、出力端子１６０のプ
ルアップを行うことができる。
制御回路１１０の出力信号ＥＩはハイレベルとなり、出
力信号ＥＩＮはローレベルとなる。したがって、ｐＭＯ
Ｓトランジスタ１２１およびｎＭＯＳトランジスタ１２
２は、ともにオフする。一方、信号Ｃ1 はローレベルと
なるので、ｐＭＯＳトランジスタ５０２はオンする。こ
れにより、出力端子１６０にはｐＭＯＳトランジスタ５
０２を介して電源電位が印加され、出力端子１６０のプ
ルアップを行うことができる。
【００６２】このように、図５に示した双方向バッファ
回路によれば、ｎＭＯＳトランジスタ１２２がオンして
いるときは常にｐＭＯＳトランジスタ５０２をオフして
いるので、貫通電流を無くすことができ、これにより、
回路の消費電力を低減させることができる。
回路によれば、ｎＭＯＳトランジスタ１２２がオンして
いるときは常にｐＭＯＳトランジスタ５０２をオフして
いるので、貫通電流を無くすことができ、これにより、
回路の消費電力を低減させることができる。
【００６３】なお、図５の双方向バッファ回路では、プ
ルアップ回路としてのｐＭＯＳトランジスタ５０２のオ
ン／オフ制御を制御回路５０１で行うこととしたので、
実施例１の場合のように出力バッファのＭＯＳトランジ
スタ１２２に負荷を与えることがない。したがって、Ｍ
ＯＳトランジスタ１２１，１２２の負荷を同一にするた
めのｎＭＯＳトランジスタを設ける必要がない。
ルアップ回路としてのｐＭＯＳトランジスタ５０２のオ
ン／オフ制御を制御回路５０１で行うこととしたので、
実施例１の場合のように出力バッファのＭＯＳトランジ
スタ１２２に負荷を与えることがない。したがって、Ｍ
ＯＳトランジスタ１２１，１２２の負荷を同一にするた
めのｎＭＯＳトランジスタを設ける必要がない。
【００６４】次に、プルダウン回路を有する双方向バッ
ファ回路に第４の発明を適用した場合について説明す
る。
ファ回路に第４の発明を適用した場合について説明す
る。
【００６５】図６は、本実施例に係わるプルダウン回路
付双方向バッファ回路の回路図である。同図において、
図１と同じ符号を付した構成部分は、それぞれ、図１の
場合と同じものを示している。
付双方向バッファ回路の回路図である。同図において、
図１と同じ符号を付した構成部分は、それぞれ、図１の
場合と同じものを示している。
【００６６】制御回路６０１の構成は図１の場合と同様
であるが、イネーブル信号Ｅをそのまま信号Ｃ2 として
出力している点で、図１の場合と異なる。
であるが、イネーブル信号Ｅをそのまま信号Ｃ2 として
出力している点で、図１の場合と異なる。
【００６７】また、図６において、プルダウン回路は、
ｎＭＯＳトランジスタ６０２（請求項５の「第３ＭＯＳ
トランジスタ」に相当する）によって構成されている。
このｎＭＯＳトランジスタ６０２は、ソースがグランド
（請求項５の「第１電源」に相当する）に接続され、ド
レインが抵抗素子１５０を介して出力端子１６０に接続
されている。また、ゲートからは、上述の信号Ｃ2 を入
力する。これにより、ｎＭＯＳトランジスタ６０２は、
信号Ｃ2 がハイレベルのときはオンし、ソースから入力
した接地電位を出力端子１６０に印加する。一方、信号
Ｃ2 がローレベルのときは、ｎＭＯＳトランジスタ６０
２はオフする。
ｎＭＯＳトランジスタ６０２（請求項５の「第３ＭＯＳ
トランジスタ」に相当する）によって構成されている。
このｎＭＯＳトランジスタ６０２は、ソースがグランド
（請求項５の「第１電源」に相当する）に接続され、ド
レインが抵抗素子１５０を介して出力端子１６０に接続
されている。また、ゲートからは、上述の信号Ｃ2 を入
力する。これにより、ｎＭＯＳトランジスタ６０２は、
信号Ｃ2 がハイレベルのときはオンし、ソースから入力
した接地電位を出力端子１６０に印加する。一方、信号
Ｃ2 がローレベルのときは、ｎＭＯＳトランジスタ６０
２はオフする。
【００６８】次に、図６に示した双方向バッファ回路の
動作を説明する。
動作を説明する。
【００６９】まず、イネーブル信号Ｅがローレベルで入
力信号Ａがハイレベルのときは、制御回路６０２の出力
信号ＥＩ，ＥＩＮ，Ｃ2 はローレベルとなる。したがっ
て、ｐＭＯＳトランジスタ１２１はオンし、ｎＭＯＳト
ランジスタ１２２はオフし、また、ｎＭＯＳトランジス
タ６０２はオフする。これにより、出力端子１６０に
は、ｐＭＯＳトランジスタ１２１を介して電源電位が印
加される。
力信号Ａがハイレベルのときは、制御回路６０２の出力
信号ＥＩ，ＥＩＮ，Ｃ2 はローレベルとなる。したがっ
て、ｐＭＯＳトランジスタ１２１はオンし、ｎＭＯＳト
ランジスタ１２２はオフし、また、ｎＭＯＳトランジス
タ６０２はオフする。これにより、出力端子１６０に
は、ｐＭＯＳトランジスタ１２１を介して電源電位が印
加される。
【００７０】また、イネーブル信号Ｅおよび入力信号Ａ
がともにローレベルのときは、制御回路６０１の出力信
号ＥＩ，ＥＩＮはハイレベルとなり、出力信号Ｃ2 はロ
ーレベルとなる。したがって、ｐＭＯＳトランジスタ１
２１はオフし、ｎＭＯＳトランジスタ１２２はオンし、
ｎＭＯＳトランジスタ６０１はオフする。これにより、
出力端子１６０には、ｎＭＯＳトランジスタ１２２を介
して接地電位が印加される。
がともにローレベルのときは、制御回路６０１の出力信
号ＥＩ，ＥＩＮはハイレベルとなり、出力信号Ｃ2 はロ
ーレベルとなる。したがって、ｐＭＯＳトランジスタ１
２１はオフし、ｎＭＯＳトランジスタ１２２はオンし、
ｎＭＯＳトランジスタ６０１はオフする。これにより、
出力端子１６０には、ｎＭＯＳトランジスタ１２２を介
して接地電位が印加される。
【００７１】イネーブル信号Ｅがハイレベルのときは、
制御回路１１０の出力信号ＥＩはハイレベルとなり、出
力信号ＥＩＮはローレベルとなる。したがって、ｐＭＯ
Ｓトランジスタ１２１およびｎＭＯＳトランジスタ１２
２は、ともにオフする。一方、信号Ｃ2 はハイレベルと
なるので、ｎＭＯＳトランジスタ６０２はオンする。こ
れにより、出力端子１６０にはｎＭＯＳトランジスタ６
０２を介して接地電位が印加され、出力端子１６０のプ
ルダウンを行うことができる。
制御回路１１０の出力信号ＥＩはハイレベルとなり、出
力信号ＥＩＮはローレベルとなる。したがって、ｐＭＯ
Ｓトランジスタ１２１およびｎＭＯＳトランジスタ１２
２は、ともにオフする。一方、信号Ｃ2 はハイレベルと
なるので、ｎＭＯＳトランジスタ６０２はオンする。こ
れにより、出力端子１６０にはｎＭＯＳトランジスタ６
０２を介して接地電位が印加され、出力端子１６０のプ
ルダウンを行うことができる。
【００７２】このように、図６に示した双方向バッファ
回路によれば、ｐＭＯＳトランジスタ１２１がオンして
いるときは常にｎＭＯＳトランジスタ６０２をオフして
いるので、貫通電流を無くすことができ、これにより、
回路の消費電力を低減させることができる。
回路によれば、ｐＭＯＳトランジスタ１２１がオンして
いるときは常にｎＭＯＳトランジスタ６０２をオフして
いるので、貫通電流を無くすことができ、これにより、
回路の消費電力を低減させることができる。
【００７３】なお、図６の双方向バッファ回路でも、図
５の場合と同様、プルダウン回路としてのｎＭＯＳトラ
ンジスタ６０２のオン／オフ制御を制御回路６０１で行
うこととしたので、実施例１の場合のように出力バッフ
ァのＭＯＳトランジスタ１２１に負荷を与えることがな
い。したがって、ＭＯＳトランジスタ１２１，１２２の
負荷を同一にするためのｐＭＯＳトランジスタを設ける
必要がない。
５の場合と同様、プルダウン回路としてのｎＭＯＳトラ
ンジスタ６０２のオン／オフ制御を制御回路６０１で行
うこととしたので、実施例１の場合のように出力バッフ
ァのＭＯＳトランジスタ１２１に負荷を与えることがな
い。したがって、ＭＯＳトランジスタ１２１，１２２の
負荷を同一にするためのｐＭＯＳトランジスタを設ける
必要がない。
【００７４】このように、本実施例によっても、消費電
力が少なく、動作速度が常に一定の半導体集積回路を安
価に提供することが可能となる。
力が少なく、動作速度が常に一定の半導体集積回路を安
価に提供することが可能となる。
【００７５】なお、以上説明した各実施例では双方向バ
ッファ回路を例にとって説明したが、例えば、出力のみ
のバッファ回路、すなわち入力バッファ回路１４０を有
していない半導体集積回路でも本発明の効果を得られる
ことはもちろんである。
ッファ回路を例にとって説明したが、例えば、出力のみ
のバッファ回路、すなわち入力バッファ回路１４０を有
していない半導体集積回路でも本発明の効果を得られる
ことはもちろんである。
【００７６】
【発明の効果】以上詳細に説明したように、本発明によ
れば、消費電力が少なく、動作速度が常に一定の半導体
集積回路を安価に提供することが可能となる。
れば、消費電力が少なく、動作速度が常に一定の半導体
集積回路を安価に提供することが可能となる。
【図１】実施例１に係わる半導体集積回路を示す電気回
路図である。
路図である。
【図２】実施例１に係わる半導体集積回路の製造方法を
説明するための電気回路図である。
説明するための電気回路図である。
【図３】実施例１に係わる半導体集積回路を示す電気回
路図である。
路図である。
【図４】実施例１に係わる半導体集積回路を示す電気回
路図である。
路図である。
【図５】実施例２に係わる半導体集積回路を示す電気回
路図である。
路図である。
【図６】実施例２に係わる半導体集積回路を示す電気回
路図である。
路図である。
【図７】従来の半導体集積回路の一構成例を示す回路図
である。
である。
１１０ 制御回路 １１１ ＮＯＴ回路 １１２ ＮＡＮＤ回路 １１３ ＮＯＲ回路 １２０ 出力バッファ回路 １２１，２０１，４０１ ｐＭＯＳトランジスタ １２２，２０２，４０２ ｎＭＯＳトランジスタ １３０，３１０，５０１，６０１ プルアップ回路 １３１，３１１，５０２ ｐＭＯＳトランジスタ １３２，３１２，６０２ ｎＭＯＳトランジスタ １４０ 入力バッファ回路 １５０ 抵抗素子 １６０ 出力端子
───────────────────────────────────────────────────── フロントページの続き (72)発明者 梅 本 安 伸 神奈川県川崎市幸区堀川町580番１号 株 式会社東芝半導体システム技術センター内 (72)発明者 判 英 治 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内
Claims (5)
- 【請求項１】ソースが第１電源に接続され且つドレイン
が出力端子に接続された第１導電型の第１ＭＯＳトラン
ジスタと、ソースが第２電源に接続され且つドレインが
前記出力端子に接続された第２導電型の第２ＭＯＳトラ
ンジスタと、を有する出力バッファと、 ソースが第１電源に接続され、ドレインが前記出力端子
に接続され且つゲートが前記第２ＭＯＳトランジスタの
ゲートに接続された第１導電型の第３ＭＯＳトランジス
タと、 イネーブル信号がオンのときは入力信号の値に基いて前
記第１ＭＯＳトランジスタまたは前記第２ＭＯＳトラン
ジスタの一方のみがオンし、イネーブル信号がオフのと
きは前記入力信号の値に拘らず前記第１ＭＯＳトランジ
スタおよび前記第２ＭＯＳトランジスタがオフするよう
に、前記第１および第２ＭＯＳトランジスタのゲートに
制御信号を供給する制御回路と、 を備えたことを特徴とする半導体集積回路。 - 【請求項２】ゲートが前記第１ＭＯＳトランジスタのゲ
ートに接続され且つソースまたはドレインの少なくとも
一方が浮遊状態にされた第２導電型の第４ＭＯＳトラン
ジスタをさらに有することを特徴とする請求項１記載の
半導体集積回路。 - 【請求項３】ソースが第１電源に接続され且つドレイン
が出力端子に接続された第１導電型の第１ＭＯＳトラン
ジスタと、ソースが第２電源に接続され且つドレインが
前記出力端子に接続された第２導電型の第２ＭＯＳトラ
ンジスタと、を有する出力バッファと、 ゲートが前記第２ＭＯＳトランジスタのゲートに接続さ
れ且つソースまたはドレインの少なくとも一方が浮遊状
態にされた第１導電型の第３ＭＯＳトランジスタと、 ゲートが前記第１ＭＯＳトランジスタのゲートに接続さ
れ且つソースまたはドレインの少なくとも一方が浮遊状
態にされた第２導電型の第４ＭＯＳトランジスタと、 イネーブル信号がオンのときは入力信号の値に基いて前
記第１ＭＯＳトランジスタまたは前記第２ＭＯＳトラン
ジスタの一方のみがオンし、イネーブル信号がオフのと
きは前記入力信号の値に拘らず前記第１ＭＯＳトランジ
スタおよび前記第２ＭＯＳトランジスタがオフするよう
に、前記第１および第２ＭＯＳトランジスタのゲートに
制御信号を供給する制御回路と、 を備えたことを特徴とする半導体集積回路。 - 【請求項４】ソースが第１電源に接続され且つドレイン
が出力端子に接続された第１導電型の第１ＭＯＳトラン
ジスタと；ソースが第２電源に接続され且つドレインが
前記出力端子に接続された第２導電型の第２ＭＯＳトラ
ンジスタと；ソースが第１電源に接続され、ドレインが
前記出力端子に接続され且つゲートが前記第２ＭＯＳト
ランジスタのゲートに接続された第１導電型の第３ＭＯ
Ｓトランジスタと；ソースが第２電源に接続され、ドレ
インが前記出力端子に接続され且つゲートが前記第１Ｍ
ＯＳトランジスタのゲートに接続された第２導電型の第
４ＭＯＳトランジスタと；を形成する工程と、 前記第３ＭＯＳトランジスタのソースと前記第１電源と
の配線、ドレインと前記出力端子との配線、前記第４Ｍ
ＯＳトランジスタのソースと前記第２電源との配線また
はドレインと前記出力端子との配線の、少なくとも一ケ
所を切断する工程と、 を備えたことを特徴とする半導体集積回路の製造方法。 - 【請求項５】ソースが第１電源に接続され且つドレイン
が出力端子に接続された第１導電型の第１ＭＯＳトラン
ジスタと、ソースが第２電源に接続され且つドレインが
前記出力端子に接続された第２導電型の第２ＭＯＳトラ
ンジスタと、を有する出力バッファと、 ソースが第１電源に接続され且つドレインが前記出力端
子に接続された第１導電型の第３ＭＯＳトランジスタ
と、 イネーブル信号がオンのときは入力信号の値に基いて前
記第１ＭＯＳトランジスタまたは前記第２ＭＯＳトラン
ジスタの一方のみがオンするとともに前記第３ＭＯＳト
ランジスタがオフし、イネーブル信号がオフのときは前
記入力信号の値に拘らず前記第１ＭＯＳトランジスタお
よび前記第２ＭＯＳトランジスタがオフするとともに前
記第３トランジスタがオンするように、前記第１〜第３
ＭＯＳトランジスタのゲートに制御信号を供給する制御
回路と、 を備えたことを特徴とする半導体集積回路。
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| JP6210109A JPH0879047A (ja) | 1994-09-02 | 1994-09-02 | 半導体集積回路およびその製造方法 |
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