JP2696881B2 - 矩形化回路 - Google Patents
矩形化回路Info
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- JP2696881B2 JP2696881B2 JP63036841A JP3684188A JP2696881B2 JP 2696881 B2 JP2696881 B2 JP 2696881B2 JP 63036841 A JP63036841 A JP 63036841A JP 3684188 A JP3684188 A JP 3684188A JP 2696881 B2 JP2696881 B2 JP 2696881B2
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- gate
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- circuit
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、CMOS集積回路において、微弱な正弦波信号
を増幅、矩形化し、論理振幅に変換して論理回路に供給
する矩形化回路に関する。
を増幅、矩形化し、論理振幅に変換して論理回路に供給
する矩形化回路に関する。
第３図は、この種の矩形化回路の従来例の回路図であ
る。
る。
本従来例は、MOSトランジスタ31,32からなるCMOSイン
バータ30と、MOSトランジスタ34,35からなるCMOSインバ
ータ33とで入力端子１、カップリングコンデンサ４を介
して入力される正弦波信号を矩形波に変換するものであ
る。入力時には、CMOSインバータ30の出力が常に導通状
態にあるアナログスイッチ29を介して入力端に帰還さ
れ、セルフバイアスされるようになっている。
バータ30と、MOSトランジスタ34,35からなるCMOSインバ
ータ33とで入力端子１、カップリングコンデンサ４を介
して入力される正弦波信号を矩形波に変換するものであ
る。入力時には、CMOSインバータ30の出力が常に導通状
態にあるアナログスイッチ29を介して入力端に帰還さ
れ、セルフバイアスされるようになっている。
第４図は矩形化回路の他の従来例の回路図である。
この従来例は、後述する第３図の従来例のもつ欠点を
解消するために改善されたものであり、第３図における
CMOSインバータ30を２入力CMOSナンドゲート９で置換
し、アナログスイッチ29をアナログスイッチ18に置換
し、２入力CMOSナンドゲート９を構成するMOSトランジ
スタ6,8のゲートおよびアナログスイッチ18を構成するM
OSトランジスタ15,16のゲートに制御信号を入力するた
めの制御端子２を新たに設けたものである。
解消するために改善されたものであり、第３図における
CMOSインバータ30を２入力CMOSナンドゲート９で置換
し、アナログスイッチ29をアナログスイッチ18に置換
し、２入力CMOSナンドゲート９を構成するMOSトランジ
スタ6,8のゲートおよびアナログスイッチ18を構成するM
OSトランジスタ15,16のゲートに制御信号を入力するた
めの制御端子２を新たに設けたものである。
本従来例は、制御端子２に入力される制御信号がハイ
レベルのとき、アナログスイッチ18は導通状態となり、
２入力CMOSナンドゲート９はCMOSインバータとして動作
する。制御信号がローレベルのときは、アナログスイッ
チ18は非導通となり、２入力CMOSナンドゲート９のMOS
トランジスタ８がオフ、MOSトランジスタ６がオンし、
このゲート９の出力はハイレベルに固定される。これに
ともなって、CMOSインバータ33の出力はローレベルに固
定される。
レベルのとき、アナログスイッチ18は導通状態となり、
２入力CMOSナンドゲート９はCMOSインバータとして動作
する。制御信号がローレベルのときは、アナログスイッ
チ18は非導通となり、２入力CMOSナンドゲート９のMOS
トランジスタ８がオフ、MOSトランジスタ６がオンし、
このゲート９の出力はハイレベルに固定される。これに
ともなって、CMOSインバータ33の出力はローレベルに固
定される。
上述した第３図の従来例は、無入力時にCMOSインバー
タ30,33において電源VDDからグランドへ貫通電流が流れ
るという欠点がある。また、第４図の従来例は、制御端
子２に入力する制御信号のレベルを切換えることによっ
て、無入力時に貫通電流が流れることは防止できるが、
新たに以下のような欠点が生じる。すなわち、２入力CM
OSナンドゲート９とCMOSインバータ33とは回路構成が異
なるため、両ゲートのスレッショルド電圧を同一にする
ように設計することは極めて困難である。また、仮に、
設計ができたとしても温度特性や製造プロセスのばらつ
きの程度が異なるために、量産上完全同一とすることは
できない。また、ゲートアレイ等のマスタスライス方式
のICでは、使用されるトランジスタのサイズが限定され
ているので、トランジスタサイズを適宜変えることによ
ってスレッショルド電圧を調整することもできない。仮
に、第５図に示されるように、２入力ナンドゲート９の
スレッショルド電圧がVth1となり、CMOSインバータ33の
スレッショルド電圧がVth2となっと不一致が生じると、
入力正弦波信号S1を２入力ナンドゲート９で増幅し、こ
の増幅された信号S2をCMOSインバータ33で矩形化した場
合、得られる矩形波信号VOUTのデューティは50％から大
きくずれる。また、入力正弦波信号S1の振幅が非常に小
さく、増幅後の信号S2のハイレベルがCMOSインバータ33
のスレッショルド電圧Vth2を越えない場合は、出力信号
VOUTはローレベルに固定され、矩形化がまったく行なわ
れない。
タ30,33において電源VDDからグランドへ貫通電流が流れ
るという欠点がある。また、第４図の従来例は、制御端
子２に入力する制御信号のレベルを切換えることによっ
て、無入力時に貫通電流が流れることは防止できるが、
新たに以下のような欠点が生じる。すなわち、２入力CM
OSナンドゲート９とCMOSインバータ33とは回路構成が異
なるため、両ゲートのスレッショルド電圧を同一にする
ように設計することは極めて困難である。また、仮に、
設計ができたとしても温度特性や製造プロセスのばらつ
きの程度が異なるために、量産上完全同一とすることは
できない。また、ゲートアレイ等のマスタスライス方式
のICでは、使用されるトランジスタのサイズが限定され
ているので、トランジスタサイズを適宜変えることによ
ってスレッショルド電圧を調整することもできない。仮
に、第５図に示されるように、２入力ナンドゲート９の
スレッショルド電圧がVth1となり、CMOSインバータ33の
スレッショルド電圧がVth2となっと不一致が生じると、
入力正弦波信号S1を２入力ナンドゲート９で増幅し、こ
の増幅された信号S2をCMOSインバータ33で矩形化した場
合、得られる矩形波信号VOUTのデューティは50％から大
きくずれる。また、入力正弦波信号S1の振幅が非常に小
さく、増幅後の信号S2のハイレベルがCMOSインバータ33
のスレッショルド電圧Vth2を越えない場合は、出力信号
VOUTはローレベルに固定され、矩形化がまったく行なわ
れない。
本発明の矩形化回路は、 正弦波信号を波形整形し、矩形化して出力する矩形化
回路であって、 前記正弦波信号が入力される第１の入力端子と、共通
制御信号が入力される第２の入力端子とを有する第１の
CMOSナンドまたはノアゲートと、 第１のCMOSナンドまたはノアゲートの第１の入力端子
と出力端子との間に接続されたアナログスイッチ回路
と、 第１および第２の入力端子を有し、第１の入力端子に
第１のCMOSナンドまたはノアゲートの出力端子が接続さ
れ、第２の入力端子には前記共通制御信号が入力される
第２のCMOSナンドまたはノアゲートと、 第１および第２のCMOSナンドまたはノアゲートそれぞ
れの第２の入力端子ならびに前記アナログスイッチ回路
の制御端子に接続され、これらに前記共通制御信号を供
給するための制御端子とを有し、 制御端子から入力される前記共通制御信号により、正
弦波信号が入力されているときには、アナログスイッチ
は導通状態となり、第１および第２のCMOSナンドまたは
ノアゲートはCMOSインバータとして動作し、無入力状態
では、アナログスイッチは非導通となり、第１および第
２のCMOSナンドまたはノアゲートの出力はハイ／ローい
ずれかのレベルに固定される。
回路であって、 前記正弦波信号が入力される第１の入力端子と、共通
制御信号が入力される第２の入力端子とを有する第１の
CMOSナンドまたはノアゲートと、 第１のCMOSナンドまたはノアゲートの第１の入力端子
と出力端子との間に接続されたアナログスイッチ回路
と、 第１および第２の入力端子を有し、第１の入力端子に
第１のCMOSナンドまたはノアゲートの出力端子が接続さ
れ、第２の入力端子には前記共通制御信号が入力される
第２のCMOSナンドまたはノアゲートと、 第１および第２のCMOSナンドまたはノアゲートそれぞ
れの第２の入力端子ならびに前記アナログスイッチ回路
の制御端子に接続され、これらに前記共通制御信号を供
給するための制御端子とを有し、 制御端子から入力される前記共通制御信号により、正
弦波信号が入力されているときには、アナログスイッチ
は導通状態となり、第１および第２のCMOSナンドまたは
ノアゲートはCMOSインバータとして動作し、無入力状態
では、アナログスイッチは非導通となり、第１および第
２のCMOSナンドまたはノアゲートの出力はハイ／ローい
ずれかのレベルに固定される。
正弦波信号を増幅するためのゲートと、増幅された信
号を矩形化するためのゲートとを、同一構成の２入力ナ
ンドまたはノア回路で構成することにより、両ゲートの
スレッショルド電圧を一致させることが容易となる。ま
た、トランジスタサイズも完全同一とすることによりス
レッショルド電圧のばらつきはさらに減少し、微弱な正
弦波であっても、デューティが50％に近い安定した矩形
波に波形整形することが可能となる。
号を矩形化するためのゲートとを、同一構成の２入力ナ
ンドまたはノア回路で構成することにより、両ゲートの
スレッショルド電圧を一致させることが容易となる。ま
た、トランジスタサイズも完全同一とすることによりス
レッショルド電圧のばらつきはさらに減少し、微弱な正
弦波であっても、デューティが50％に近い安定した矩形
波に波形整形することが可能となる。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の矩形化回路の一実施例の回路図であ
る。
る。
本実施例の矩形化回路は、第４図の従来例のCMOSイン
バータ33を、入力正弦波信号S1を増幅する２入力CMOSナ
ンドゲート９と同一構成および同一トランジスタサイズ
の２入力CMOSナンドゲート14で置換し、制御端子２を、
この２入力ナンドゲート９を構成するMOSトランジスタ1
1,13のゲートに接続したものである。また、両ゲート9,
14のスレッショルド電圧は、設計上、製造プロセス上の
ばらつきを排して、ほぼ同一とすることができ、デュー
ティ50％の矩形化を行うことができる。制御端子２を２
入力ナンドゲート14にも接続したのは、前段の２入力ナ
ンドゲート９と接続条件を同じにして、スレッショルド
電圧の一致精度をより高めるためである。なお、本実施
例の回路動作は、上述の従来例と同様であり、正弦波S1
が入力されているときは制御端子２に入力される制御信
号はハイレベルであり、無入力状態ではローレベルとな
る。
バータ33を、入力正弦波信号S1を増幅する２入力CMOSナ
ンドゲート９と同一構成および同一トランジスタサイズ
の２入力CMOSナンドゲート14で置換し、制御端子２を、
この２入力ナンドゲート９を構成するMOSトランジスタ1
1,13のゲートに接続したものである。また、両ゲート9,
14のスレッショルド電圧は、設計上、製造プロセス上の
ばらつきを排して、ほぼ同一とすることができ、デュー
ティ50％の矩形化を行うことができる。制御端子２を２
入力ナンドゲート14にも接続したのは、前段の２入力ナ
ンドゲート９と接続条件を同じにして、スレッショルド
電圧の一致精度をより高めるためである。なお、本実施
例の回路動作は、上述の従来例と同様であり、正弦波S1
が入力されているときは制御端子２に入力される制御信
号はハイレベルであり、無入力状態ではローレベルとな
る。
第２図は本発明の矩形化回路の他の実施例の回路図で
ある。
ある。
本実施例は、上述の実施例の２入力ナンドゲート9,14
を、２入力ノアゲート19,24でそれぞれ置換し、アナロ
グスイッチ18のコントロール論理を反転させたものであ
る。本実施例では制御信号がローレベルのときに動作状
態となって矩形化が行なわれ、ハイレベルのときに休止
状態となる以外は、上述の実施例と同様の動作を行い、
同様の効果が得られる。
を、２入力ノアゲート19,24でそれぞれ置換し、アナロ
グスイッチ18のコントロール論理を反転させたものであ
る。本実施例では制御信号がローレベルのときに動作状
態となって矩形化が行なわれ、ハイレベルのときに休止
状態となる以外は、上述の実施例と同様の動作を行い、
同様の効果が得られる。
以上説明したように本発明は、入力正弦波信号を増幅
するゲートと増幅された信号を矩形化するゲートを、同
一サイズのトランジスタを用いた同一回路構成（２入力
ナンドまたはノア回路）とすることにより、無入力時の
貫通電流の防止効果を維持しつつ、ゲートのスレッショ
ルド電圧のばらつきを最小限にすることができ、微弱な
正弦波信号であってもデューティがほぼ50％の矩形波に
波形整形することができる効果がある。
するゲートと増幅された信号を矩形化するゲートを、同
一サイズのトランジスタを用いた同一回路構成（２入力
ナンドまたはノア回路）とすることにより、無入力時の
貫通電流の防止効果を維持しつつ、ゲートのスレッショ
ルド電圧のばらつきを最小限にすることができ、微弱な
正弦波信号であってもデューティがほぼ50％の矩形波に
波形整形することができる効果がある。
第１図は本発明の矩形化回路の一実施例の回路図、第２
図は本発明の矩形化回路の他の実施例の回路図、第３図
および第４図は従来例の回路図、第５図は第４図の従来
例の欠点を説明するための波形図である。 １……入力端子、２……制御端子、 ３……出力端子、 ４……カップリングコンデンサ、 5,6,10,11,15,20,21,25,26……PMOSトランジスタ、 7,8,12,13,16,22,23,27,28……NMOSトランジスタ、 9,14……２入力ナンドゲート、 17……インバータ、 18……アナログスイッチ、 19,24……ノアゲート、 S1……入力正弦波信号、 S2……増幅された信号、 VOUT……矩形波出力信号。
図は本発明の矩形化回路の他の実施例の回路図、第３図
および第４図は従来例の回路図、第５図は第４図の従来
例の欠点を説明するための波形図である。 １……入力端子、２……制御端子、 ３……出力端子、 ４……カップリングコンデンサ、 5,6,10,11,15,20,21,25,26……PMOSトランジスタ、 7,8,12,13,16,22,23,27,28……NMOSトランジスタ、 9,14……２入力ナンドゲート、 17……インバータ、 18……アナログスイッチ、 19,24……ノアゲート、 S1……入力正弦波信号、 S2……増幅された信号、 VOUT……矩形波出力信号。
Claims (2)
- 【請求項１】正弦波信号を波形整形し、矩形化して出力
する矩形化回路であって、 前記正弦波信号が入力される第１の入力端子と、共通制
御信号が入力される第２の入力端子とを有する第１のCM
OSナンドまたはノアゲートと、 第１のCMOSナンドまたはノアゲートの第１の入力端子と
出力端子との間に接続されたアナログスイッチ回路と、 第１および第２の入力端子を有し、第１の入力端子に第
１のCMOSナンドまたはノアゲートの出力端子が接続さ
れ、第２の入力端子には前記共通制御信号が入力される
第２のCMOSナンドまたはノアゲートと、 第１および第２のCMOSナンドまたはノアゲートそれぞれ
の第２の入力端子ならびに前記アナログスイッチ回路の
制御端子に接続され、これらに前記共通制御信号を供給
するための制御端子とを有し、 制御端子から入力される前記共通制御信号により、正弦
波信号が入力されているときには、アナログスイッチは
導通状態となり、第１および第２のCMOSナンドまたはノ
アゲートはCMOSインバータとして動作し、無入力状態で
は、アナログスイッチは非導通となり、第１および第２
のCMOSナンドまたはノアゲートの出力はハイ／ローいず
れかのレベルに固定される矩形化回路。 - 【請求項２】第１および第２のCMOSナンドまたはノアゲ
ートは同一の回路構成を有し、回路を構成するトランジ
スタの素子サイズは同一である特許請求の範囲第１項記
載の矩形化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63036841A JP2696881B2 (ja) | 1988-02-19 | 1988-02-19 | 矩形化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63036841A JP2696881B2 (ja) | 1988-02-19 | 1988-02-19 | 矩形化回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01212115A JPH01212115A (ja) | 1989-08-25 |
| JP2696881B2 true JP2696881B2 (ja) | 1998-01-14 |
Family
ID=12480982
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63036841A Expired - Fee Related JP2696881B2 (ja) | 1988-02-19 | 1988-02-19 | 矩形化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2696881B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0225106A (ja) * | 1988-07-14 | 1990-01-26 | Toshiba Corp | 波形整形回路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54159925U (ja) * | 1978-04-27 | 1979-11-08 | ||
| JPS5628042A (en) * | 1979-08-15 | 1981-03-19 | Aisin Seiki Co Ltd | Master cylinder reservoir and attaching method for the same |
| JPS5776905A (en) * | 1980-10-30 | 1982-05-14 | Oki Electric Ind Co Ltd | C-mos amplifying circuit |
| JPS58169027A (ja) * | 1982-03-31 | 1983-10-05 | Tokyo Optical Co Ltd | 変位測定装置 |
-
1988
- 1988-02-19 JP JP63036841A patent/JP2696881B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01212115A (ja) | 1989-08-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |