JPS63501468A - Ｃｍｏｓ対ｅｃｌインタフエ−ス回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明はＣＭＯＳロジック・レベル信号を受信する入力手段とＥＣＬロジック ・レベル信号を出力する出力手段とを含むＣＭＯ８対ＥＣＬインタフェース回路 に関する。

米国特許第４，４５３，０９５号は終端レジスタを介して電源に接続されている エミッタからＥＣＬロジック揺れ出力を供給するＮＰＮ　）ランジスタのベース 電極に接続されている出力を持つ従来型ＣＭＯＳインバータを含む５ｖのＣＭＯ Ｓ電圧遷移用ＣＭＯ８対ＥＣＬインタフェース回路を開示している。この米国特 許は、又ディファレンシャル対のバイポーラ・トランジスタの１人力に接続され ている出力を持つ従来型ＣＭＯＳインバータを含む２ｖロジック遷移用ＣＭＯＳ ロジック回路を開示している。そのディファレンシャル対はそのエミッタが希望 するＥＣＬ出力を供給するバイポーラ・トランジスタのペースに接続された出力 を有する。

この発明の目的は構造簡単にして伝搬遅延が最少なＣＭＯＳ対ＥＣＬインタフェ ース回路を提供することである。

従って、この発明によると、電圧電源と基準電源との間に直列に接続された夫々 第１及び第２のソース−ドレイン通路を有する第１及び第２の電界効果トランジ スタを含み、前記第２の電界効果トランジスタはボディ効果モードで動作するよ うに接続され、前記第１と第２のソース−ドレイン通路間のジャンクション点が 前記出力手段に接続され、前記入力手段に供給された第１のＣＭＯＳロジック・ レベル入力信号に応答して前記第１の電界効果トランジスタは前記出力手段から 第１のＥＣＬロジック・レベル出力信号を供給させるように動作し、前記入力手 段に供給された第２のＣＭＯＳロジック・レベル入力信号に応答して前記第２の 電界効果トランジスタは前記がディ効果モードで動作し前記出力手段から第２の ＥＣＬロジック・レベル出力信号を供給させるようにしたことを特徴とするＣＭ Ｏ８対ＥＣＬインタフェース回路を提供するものである。

この発明のＣＭＯ８対ＥＣＬインタフェース回路は３ｖの電圧遷移を有するＣＭ Ｏ３人カレイカレベルは最小の伝搬遅延で達成されるという利点を有する。更に 、このインタフェース回路は最小の集積回路領域が要求され、消費電力は相当少 いという利点を有する。

この発明は第２のトランジスタに作動するがディ効果を使用して希望する出力Ｅ ＣＬ電圧レベルを達成することができる。パック・ダート・バイアスと称すると のがディ効果はソース電極が接地されていないトランジスタに有効であシ、トラ ンジスタのしきい値電圧を引上げる。すなわち、チャンネル反転を引きおこすに 必要なダート電圧を増加する。

図面の簡単な説明 次に、下記の添付図面を参照（−てその例によりこの発明の３つの実施例を説明 する。

第１図は、この発明の第１の実施例の回路図である。

第２図は、この発明の第２の実施例の回路図である。

第３図は、この発明の第３の実施例の回路図である。

発明を実施するための最良の形態 第１図は基準電源（接地）と−３ｖＤｃ電源との間にソース及びドレイン電極を 直列に接続した４つの電界効果トランジスタを示す。好ましい実施例では、トラ ンジスタ２１，２２．２３はｐチャンネル型であシ、トランジスタ２４はｎチャ ンネル型である。トランジスタ２１と２４のダート電極は入力端子１０に接続さ れる。入力端子１０は一３ｖと０７間の範囲のロジック・レベルを有するロジッ ク・レベル信号ｖＸＮをＣＭＯ８装置から受信することができる。トランジスタ ２２のダート電極はそのドレイン電極及び出力端子６０に接続される。トランジ スタ２３のダート電極はそのドレイン電極に接続される。その出力端子６０は終 端抵抗６２を介して一２ｖのＤＣ電源に接続される。出力端子６０から利用でき る出力電圧レベルは−０，８８Ｖ乃至−１，８Ｖの範囲である。

この回路において、トランジスタ２２．２３は該トランジスタがダイオードとし て作用する飽和領域で動作する。ＤＣ動作について、その回路の残シの動作は以 下に説明するようなものがある。信号ｖ１Ｎが一３ｖのときは、ｎチャンネル・ トランジスタ２４はターンオフし、ｐチャンネル・トランジスタ２１はターンオ ンする。出力端子６０の電圧はＥＣＬロジックのための―ハイ”　（ＨＩ　）レ ベル入力である一〇、８８Ｖの電圧レベルまで充電する。入力電圧ｖ４が０■の ときは、トランジスタ２１はターンオフし、トランジスタ２４はターンオンして 相補スイッチとして動作する。出力端子６０の電圧はＥＣＬロジックのための１ ０−”（Ｌｏ）レベル入力である一ｉ、ｓｖｔで放電するととができる。

この効果は、ソース電極が接地されていないときにトランジスタのしきい値電圧 を上昇させるトランジスタ２３のがディ効果によって引きおこされる。従って、 がディ効果のため、トランジスタ２３のしきい値電圧はトランジスタ２２のしき い値電圧よシ高くなる。終端抵抗６２の値は５０〜１００オームでよい。

第２図はこの発明の第２の実施例を示し、その入力端子１０はＣＭＯＳロジック ・レベル入力信号を受信し、その信号を電界効果トランジスタ３１．３２，３３ ゜３６のダート電極に接続する。電界効果トランジスタ３１のソース電極は接地 のような基準電位に接続される。トランジスタ３１のドレイン電極はトランジス タ３４のソース電極とトランジスタ３５のダート電極に接続される。トランジス タ３４のドレイン電極は出力端子６０と、夫々トランジスタ３５．３６のドレイ ン電極及びソース電極に接続される。トランジスタ３５のソース電極は基準電位 に接続される。トランジスタ３６のドレイン電極は一３ｖのＤＣ電源に接続され る。

トランジスタ３２のソース電極は基準電位にも接続される。トランジスタ３２の ドレイン電極はトランジスタ３３のドレイン電極及びトランジスタ３４のダート 電極に接続される。トランジスタ３３のソース電極は一３ＶのＤＣ電源に接続さ れる。従って、トランジスタ対３２．３３はインバータとして動作するように接 続される。出力端子６０は終端抵抗６２によって一２ｖのＤＣ電源に接続される 。

動作において、入力端子ｌＯの電圧がＯｖのときは、トランジスタ３１．３２． ３６はターンオフする。トランジスタ３３がターンオンするととＫよってトラン ジスタ３４．３５をターンオンし、出力端子電圧ｖｏｕＴを−０１８８Ｖの方に 引張る。入力端子の電圧ｖＩＮが一３ｖになるとトランジスタ３４はターンオン し。

トランジスタ３１がターンオンしてトランジスタ３５をターンオフする。そして トランジスタ３６がターンオンし、トランジスタ３６のソース電極（出力端子６ ０）の電圧Ｖ。ＵＴをトランジスタ３６に働くボディ効果によシー１．８Ｖに引 下げる。トランジスタ３５．３６は相補方式で動作し、電界効果トランジスタ３ １〜３４によって入力端子に接続されたＣＭＯＳロジック・レベル信号に応答し てＣＭＯＳコンノ４チプル電源（−３ｖのＤＣ）か又は基準電位（接地）のどち らかに出力端子を交互に接続する。

第２図の回路実施例は非反転、すなわち、入力信号が更に正方向に移動すると出 力信号も更に正になシ。

逆に入力信号がより負になると出力信号もより負となるように動作する。時々２ つのロジック・レベルをインタフェースするために反転型の回路を使用した方が 好ましい場合があるが、その回路は第１図及び第３図の実施例で説明する。

第３図に示す入力端子１０はトランジスタ４２　、４３゜４４のダート電極に接 続される。トランジスタ４２はそのソース電極が接地のような基準電位に接続さ れ、そのドレイン電極はトランジスタ４１のダート電極と。

トランジスタ４６のｒ−）電極と、トランジスタ４３のドレイン電極とに接続さ れる。トランジスタ４３のソース電極は一３ＶＤＣ電源に接続される。従って、 トランジスタ対４２．４３はインバータとして動作するよう接続される。トラン ジスタ４１．４５のソース電極は基準電位に接続され、トランジスタ４１のドレ イン電極はトランジスタ４４のソース電極及びトランジスタ４５のダート電極に 接続される。トランジスタ４４のドレイン電極はトランジスタ４５のドレイン電 極及びトランジスタ４６のソース電極に接続される。

夫々トランジスタ４５．４６のドレイン及びソース電極は終端抵抗６２を通して 一２ｖのＤＣ電源に接続されている出力端子６０に接続される。トランジスタ４ ６のドレイン電極は一３ｖのＤＣ電源に接続される。

動作において、入力端子１０の電圧ｖ１ＮがＯＶのときは、トランジスタ４２は ターンオフし、トランジスタ４３がターンオンする。トランジスタ４３がオンの ときはトランジスタ４６をターンオンし、トランジスタ４１をターンオンする。

トランジスタ４４がオフであると、トランジスタ４５をオフとする。これはトラ ンジスタ４６で動作するボディ効果により出力端子６０の電圧Ｖ。ＵＴを−１， ８ＶＫ下げる。入力端子１ｏの電圧が一３ｖになると、トランジスタ４２はター ンオンし、トランジスタ４３はターンオフする。その上。

トランジスタ４４はターンオンする。トランジスタ４３がオフになると、トラン ジスタ４１はターンオフし、トランジスタ４５はターンオンする。トランジスタ ４６はトランジスタ４１の後を追い、ターンオフする。トランジスタ４６がオフ であり、トランジスタ４５がオンであると、出力端子６０の電圧Ｖ。ＵＴは約− ｏ、ｓｓｖ上昇する。それはＯｖ大入力対して−１，８ｖ出力とな、９．−３Ｖ 入力に対して一〇、８８Ｖのような比較的圧の出力となる。従って、第３図の回 路実施例は反転回路でおる。

この発明の回路の実施例は使用する半導体領域が最小であシ、信号の伝搬遅延が 最少であるＣＭＯＳロジック・レベル信号及びＥＣＬロジック・レベル信号間を インタフェースする新規な解決方法を提供することができた。

国際調査報告 ＡＮＮＥＸ　Ｔｏ　τｈＬ　ＩＮτＥＲＮＡＴＩＯＮＡＬ　５ＥＡＲＣＨＦ６？ ｏＲＴ　ＯＮ

Claims (6)

【特許請求の範囲】
1. １．ＣＭＯＳロジック・レベル信号を受信する入力手段（１０）とＥＣＬロジッ ク・レベル信号を供給する出力手段（６０，６２）とを含むＣＭＯＳ対ＥＣＬイ ンタフエース回路であって、電源と基準電位源との間に直列に接続された第１及 び第２のソースードレイン通路を夫々有する第１及び第２の電界効果トランジス タ（２２，２３；３５，３６；４５，４６）を含み、前記第２の電界効果トラン ジスタ（２３，３６，４６）はボディ効果モードで動作するよう接続され、前記 第１及び第２のソースードレイン通路間のジャンクションは前記出力手段に接続 され、前記入力手段（１０）に供給された第１のＣＭＯＳロジック・レベル入力 信号に応答して、前記第１の電界効果トランジスタ（２２，３５，４５）は前記 出力手段（６０，６２）から第１のＥＣＬロジック・レベル出力信号を供給させ るように動作し、前記入力手段（１０）に供給された第２のＣＭＯＳロジック・ レベル入力信号に応答して、前記第２の電界効果トランジスタ（２３，３６，４ ６）は前記ボディ効果モードで動作して前記出力手段（６０，６１）から第２の ＥＣＬロジック・レベル出力信号を供給させるように構成したことを特徴とする ＣＭＯＳ対ＥＣＬインタフェース回路。
2. ２．前記入力手段（１０）は第３及び第４の電界効果トランジスタ（２１，２４ ）のダート電極に接続され、前記電源と基準電位源との間の前記第１及び第２の ソースードレイン通路と直列に接続された第３及び第４のソースードレイン通路 を有する請求の範囲１項記載のＣＭＯＳ対ＥＣＬインタフェース回路。
3. ３．前記第１、第２及び第３の電界効果トランジスタ（２２，３２，２１）は第 １の導電形であり、前記第４の電界効果トランジスタ（２４）は第２の導電形で あり、前記第１の電界効果トランジスタはそのドレイン及びダート電極が前記ジ ャンクションに接続されそのソース電極が前記第３の電界効果トランジスタ（２ １）のドレイン電極に接続され、前記第２の電界効果トランジスタ（２３）はそ のソース電極が前記ジャンクションに接続されそのドレイン及びダート電極が前 記第４の電界効果トランジスタ（２４）のドレイン電極に接続され、前記第３の 電界効果トランジスタ（２１）はそのソース電極が前記基準電位源に接続されそ のダート電極が前記入力手段（１０）に接続され、前記第４の電界効果トランジ スタ（２４）はそのソース電極が前記電源に接続されそのダート電極が前記入力 手段（１０）に接続され、前記出力手段は前記ジャンクションと第２の電源との 間に接続された抵抗（６２）を含む請求の範囲２項記載のＣＭＯＳ対ＥＣＬイン タフェース回路。
4. ４．前記ジャンクションと前記基準電位源との間に直列に接続された夫々の第５ 及び第６のン−スードレイン通路を持つ第５及び第６の電界効果トランジスタ（ ３４，３１；４４，４１）を含み、前記第１のトランジスタ（３５；４５）のダ ート電極は前記第５及び第６のソースードレイン通路間にある第２のジャンクシ ョンに接続され、前記入力手段（１０）は前記第２、第５及び第６のトランジス タ（３６，３４，３１；４６，４４，４１）のダート電極に接続される請求の範 囲１項記載のＣＭＯＳ対ＥＣＬインタフエース回路。
5. ５．前記入力手段（１０）は直接前記第２及び第６のトランジスタ（３６，３１ ）のダート電極に接続され、及びインバータ手段（３２，３３）を介して前記第 ５のトランジスタ（３４）のダート電極に接続される請求の範囲４項記載のＣＭ ＯＳ対ＥＣＬインタフェース回路。
6. ６．前記入力手段（１０）は直接前記第５のトランジスタ（４４）のダート電極 に接続され、及び反転手段（４２，４３）を介して前記第２及び第６のトランジ スタ（４６，４１）のダート電極に接続される請求の範囲４項記載のＣＭＯＳ対 ＥＣＬインタフェース回路。