KR960039679A - 구동기 회로, 수신기 회로 및 신호 송신 회로 - Google Patents

구동기 회로, 수신기 회로 및 신호 송신 회로 Download PDF

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히로노리 아카미츠
히사카즈 고타니
히로유키 야마우치
아키라 마츠자와
쇼이치로 다다
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모리시따 요오이찌
마쓰시타 덴키 산교 가부시키가이샤
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Abstract

신호 라인을 구동시키는 구동기 회로는 제1주기 중에 기준 전위를 신호 라인으로 출력시키기 위한 제1출력부 및 제2주기 중에 입력 신호에 따라서 제1정보 전위 및 제2정보 전위들 중 하나의 전위를 출력시키기 위한 제2출력부를 포함하다.

Description

구동기 회로, 수신기 회로 및 신호 송신 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따른 신호 송신 회로(100)의 구조를 도시한 도면.

Claims (18)

  1. 신호 라인을 구동시키는 구동기 회로에 있어서, 제1주기 중에 기준 전위를 상기 신호 라인으로 출력시키기 위한 제1출력부, 제2주기 중에 제1정보 전위 및 제2정보 전위들 중 하나의 전위를 입력 신호에 따라서 출력시키기 위한 제2출력부를 포함하는 것을 특징으로 하는 구동기 회로.
  2. 제1항에 있어서, 상기 제1주기 및 상기 제2주기가 선택적으로 반복되는 것을 특징으로 하는 구동기 회로.
  3. 제1항에 있어서, 상기 제1출력부 및 상기 제2출력부의 각각이 클럭 신호에 의해 제어되는 것을 특징으로 하는 구동기 회로.
  4. 1신호 라인을 통해 송신된 신호를 수신하는 수신기 회로에 있어서, 소정의 캐패시턴스를 가지는 제2신호 라인, 소정의 캐패시턴스를 가지는 제3신호 라인, 및 제1주기 중에 상기 제1신호 및 상기 제2신호 라인을 접속시키고, 제2주기 중에 상기 제1신호 라인 및 상기 제3신호 라인을 접속시키는 제어부를 포함하는 것을 특징으로 하는 수신기 회로.
  5. 제4항에 있어서, 상기 제어부가 상기 제1신호 라인 및 상기 제2신호 라인을 접속시키는 제1스위치, 및 상기 제1신호 라인 및 상기 제3신호 라인을 접속시키는 제2스위치를 포함하되, 상기 제1스위치 및 제2스위치가 클럭 신호에 의해 제어되는 것을 특징으로 하는 수신기 회로.
  6. 제5항에 있어서, 상기 클럭 신호가 상기 제1신호 라인을 통해 송신된 상기 신호와 동기되는 것을 특징으로 하는 수신기 회로.
  7. 제4항에 있어서, 상기 제2신호 라인의 전위와 상기 제3신호 라인의 전위 사이의 전위치를 증폭시키는 증폭기를 더 포함하는 것을 특징으로 하는 수신기 회로.
  8. 제7항에 있어서, 상기 증폭기가 상기 증폭기의 출력을 유지하기 위한 유지 회로를 더 포함하는 것을 특징으로 하는 수신기 회로.
  9. 제1신호 라인을 통해 송신된 신호를 수신하는 수신기 회로에 있어서, 제2신호 라인, 제3신호 라인, 및 소정 시간 지연으로 상기 제1신호 라인을 통해 상기 제3신호 라인으로 송신된 상기 신호의 전위를 송신하기 위한 지연 회로를 포함하는데, 상기 제2신호 라인이 상기 제1신호 라인에 직접 접속되고, 제3신호 라인이 상기 지연 회로를 경유하여 상기 제1신호 라인에 접속되는 것을 특징으로 하는 수신기 회로.
  10. 제9항에 있어서, 클럭 신호에 따라서 상기 지연 기간을 조절하기 위한 조절 회로를 더 포함하는 것을 특징으로 하는 수신기 회로.
  11. 제9항에 있어서, 상기 제2신호 라인의 전위와 상기 제3신호 라인의 전위 사이의 전위차를 증폭하기 위한 증폭기를 더 포함하는 것을 특징으로 하는 수신기 회로.
  12. 제11항에 있어서, 상기 증폭기가 상기 증폭기의 출력을 유지하기 위한 유지 회로를 포함하는 것을 특징으로 하는 수신기 회로.
  13. 제1신호 라인, 상기 제1신호 라인을 구동시키는 구동기 회로, 및 상기 제1신호 라인을 통해 송신된 신호를 수신하는 수신기 회로를 포함하는 신호 송신 회로에 있어서, 상기 구동기 회로가 제1주기 중에 기준 전위를 상기 신호 라인으로 출력시키기 위한 제1출력부, 및 제2주기 중에 입력 신호에 따라서 제1정보 전위 및 제2정보 전위들 중 하나의 전위를 출력시키기 위한 제2출력부를 포함하고, 상기 수신기 회로가 소정의 캐패시턴스를 가지는 제2신호 라인, 소정의 캐패시턴스를 가지는 제3신호 라인, 및 제3주기 중에 상기 제1신호 라인 및 상기 제2신호 라인을 접속시키고, 제4주기 중에 상기 제1신호 라인 및 상기 제3신호 라인을 접속시키기 위한 제어부를 포함하는 것을 특징으로 하는 신호 송신 회로.
  14. 제13항에 있어서, 상기 제1신호 라인을 통해 송신된 상기 신호는 상기 제3주기 및 제4주기가 전환되는 시간과 동기화되는 것을 특징으로 하는 신호 송신 회로.
  15. 제1신호 라인, 상기 제1신호 라인을 구동시키는 구동기회로, 및 상기 제1신호 라인을 통해 송신된 신호를 수신하는 수신기 회로를 포함하는 신호 송신 회로에 있어서, 상기 구동기 회로가 제1정보 전위 및 제2정보 전위들 중 하나의 전위를 상기 제1신호 라인으로 입력 신호에 따라서 출력시키고, 상기 수신기 회로가 소정의 캐패시턴스를 가지는 제2신호 라인, 소정의 캐패시턴스를 가지는 제3신호 라인, 및 제1주기 중에 상기 제1신호 라인 및 상기 제2신호 라인을 접속시키고, 제2주기 중에 상기 제1신호 라인 및 상기 제3신호 라인을 접속시키기 위한 제어부를 포함하는 것을 특징으로 하는 신호 송신 회로.
  16. 제15항에 있어서, 상기 제1신호 라인을 통해 송신된 상기 신호는 상기 제1주기 및 상기 제2주기가 전환되는 시간과 동기화되는 것을 특징으로 하는 신호 송신 회로.
  17. 제1신호 라인, 상기 제1신호 라인을 구동시키는 구동기 회로, 및 상기 제1신호 라인을 통해 송신된 신호를 수신하는 수신기 회로를 포함하는 신호 송신 회로에 있어서, 상기 구동기 회로가 제1주기 중에 기준 전위를 상기 제1신호 라인으로 출력시키기 위한 제1출력부, 및 제1정보 전위 및 제2정보 저위들 중 하나의 전위를 입력신호에 따라서 상기 제1신호 라인으로 출력시키기 위한 제2출력부를 포함하고, 상기 수신기 회로가 제2신호 라인, 제3신호 라인, 및 소정 시간의 지연으로 상기 제1신호 라인을 통해 상기 제3신호 라인으로 송신된 상기 신호의 전위를 송신하기 위한 지연 회로를 포함하되, 상기 제2신호 라인이 상기 제1신호 라인에 직접 접속되고, 상기 제3신호 라인이 상기 지연 회로를 통해 상기 제1신호 라인에 접속되는 것을 특징으로 하는 신호 송신 회로.
  18. 제1신호 라인, 상기 제1신호 라인을 구동시키는 구동기 회로, 및 상기 제1신호 라인을 통해 송신된 신호를 수신하는 수신기 회로를 포함하는 신호 송신 회로에 있어서, 상기 구동기 회로가 제1정보 전위 및 제2정보 전위들 중 하나의 전위를 상기 제1신호 라인으로 입력 신호에 따라서 출력시키고, 상기 수신기 회로가 제2신호 라인, 제3신호 라인, 및 소정의 시간의 지연으로 상기 제1신호 라인을 통해 상기 제3신호 라인으로 송신된 상기 신호의 전위를 송신하기 위한 지연 회로를 포함하되, 상기 제2신호 라인이 상기 제1신호 라인에 직접 접속되고, 상기 제3신호 라인이 상기 지연 회로를 경유하여 상기 제1신호 라인에 접속되는 것을 특징으로 하는 신호 송신 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개되는 것임.
KR1019960011519A 1995-04-17 1996-04-17 구동기 회로, 수신기 회로 및 신호 송신 회로 KR100237510B1 (ko)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100937286B1 (ko) * 2005-04-29 2010-01-18 베리지 (싱가포르) 피티이. 엘티디. 양방향 데이터 전송을 위한 통신 회로, 이를 포함하는 자동 테스트 장치 및 양방향 데이터 전송 방법

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7137048B2 (en) * 2001-02-02 2006-11-14 Rambus Inc. Method and apparatus for evaluating and optimizing a signaling system
US6353342B1 (en) * 2000-10-30 2002-03-05 Intel Corporation Integrated circuit bus architecture including a full-swing, clocked, common-gate receiver for fast on-chip signal transmission
US6873939B1 (en) * 2001-02-02 2005-03-29 Rambus Inc. Method and apparatus for evaluating and calibrating a signaling system
US7490275B2 (en) 2001-02-02 2009-02-10 Rambus Inc. Method and apparatus for evaluating and optimizing a signaling system
DE10114159C2 (de) * 2001-03-22 2003-09-11 Infineon Technologies Ag Verfahren und Vorrichtung zur Datenübertragung
US7076377B2 (en) * 2003-02-11 2006-07-11 Rambus Inc. Circuit, apparatus and method for capturing a representation of a waveform from a clock-data recovery (CDR) unit
JP2004318748A (ja) * 2003-04-21 2004-11-11 Seiko Epson Corp クロック信号検出回路及びそれを用いた半導体集積回路
US7336749B2 (en) * 2004-05-18 2008-02-26 Rambus Inc. Statistical margin test methods and circuits
US7627029B2 (en) 2003-05-20 2009-12-01 Rambus Inc. Margin test methods and circuits
US7710153B1 (en) 2006-06-30 2010-05-04 Masleid Robert P Cross point switch
KR101533679B1 (ko) * 2008-03-11 2015-07-03 삼성전자주식회사 개선된 구조를 갖는 플립플롭, 이를 이용한 주파수 분주기및 알 에프 회로
US9105321B1 (en) * 2014-06-06 2015-08-11 Winbond Electronics Corp. Memory device and driving circuit adopted by the memory device

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS50144372A (ko) * 1974-05-09 1975-11-20
JPS5830766B2 (ja) * 1978-10-02 1983-07-01 三菱電機株式会社 遅延回路
US4287441A (en) * 1979-03-30 1981-09-01 The United States Of America As Represented By The Secretary Of The Army Correlated double sampling CCD video preprocessor-amplifier
US4295099A (en) * 1979-09-05 1981-10-13 Honeywell Inc. Peak detector
US4408135A (en) * 1979-12-26 1983-10-04 Tokyo Shibaura Denki Kabushiki Kaisha Multi-level signal generating circuit
JPS59126319A (ja) * 1982-08-31 1984-07-20 Toshiba Corp チヨツパ形コンパレ−タ
KR860001485B1 (ko) * 1982-09-13 1986-09-26 산요덴기 가부시기가이샤 애널로그스위치회로
US4808854A (en) * 1987-03-05 1989-02-28 Ltv Aerospace & Defense Co. Trinary inverter
JPH01147943A (ja) * 1987-12-04 1989-06-09 Ricoh Co Ltd データ受信回路
JP2635778B2 (ja) * 1989-09-21 1997-07-30 株式会社東芝 パルス回路
JPH04172011A (ja) * 1990-11-05 1992-06-19 Mitsubishi Electric Corp 半導体集積回路
US5187390A (en) * 1991-07-12 1993-02-16 Crystal Semiconductor Corporation Input sampling switch charge conservation
JPH0677791A (ja) * 1992-08-26 1994-03-18 Nippondenso Co Ltd 遅延装置，プログラム可能遅延線及び発振装置
JPH05199255A (ja) * 1992-01-18 1993-08-06 Mitsubishi Electric Corp 電子クロスポイントスイッチ装置
US5274273A (en) * 1992-01-31 1993-12-28 Sperry Marine Inc. Method and apparatus for establishing a threshold with the use of a delay line
US5250913A (en) * 1992-02-21 1993-10-05 Advanced Micro Devices, Inc. Variable pulse width phase detector
US5481212A (en) * 1993-03-12 1996-01-02 Kabushiki Kaisha Toshiba Sample-and-hold circuit device
US5483283A (en) * 1994-05-23 1996-01-09 Eastman Kodak Company Three level high speed clock driver for an image sensor

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100937286B1 (ko) * 2005-04-29 2010-01-18 베리지 (싱가포르) 피티이. 엘티디. 양방향 데이터 전송을 위한 통신 회로, 이를 포함하는 자동 테스트 장치 및 양방향 데이터 전송 방법

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