KR100237510B1

KR100237510B1 - 구동기 회로, 수신기 회로 및 신호 송신 회로

Info

Publication number: KR100237510B1
Application number: KR1019960011519A
Authority: KR
Inventors: 도루 이와타; 히로노리 아카미츠; 히사카즈 고타니; 히로유키 야마우치; 아키라 마츠자와; 쇼이치로 다다
Original assignee: 모리시타 요이찌; 마쯔시다덴기산교 가부시키가이샤
Priority date: 1995-04-17
Filing date: 1996-04-17
Publication date: 2000-01-15
Also published as: KR960039679A; TW293208B; US5999022A

Abstract

신호 라인을 구동하는 구동기 회로는 제1기간 중에 기준 전위를 신호 라인으로 출력하는 제1출력부 및 제2기간 중에 입력 신호에 따라서 제1정보 전위 및 제2정보 전위들 중 하나의 전위를 출력하는 제2출력부를 포함한다.

Description

구동기 회로, 수신기 회로 및 신호 송신 회로

제1(a)도 내지 제1(c)도는 종래의 신호 전송 회로의 구성을 도시하는 도면.

제2도는 본 발명에 따른 신호 전송 회로(100)의 구성을 도시하는 도면.

제3(a)도는 신호 전송 회로(100) 내의 구동기 회로(2)의 구성을 도시하는 도면.

제3(b)도는 구동기 회로(2) 내의 신호들의 파형을 도시하는 도면.

제4(a)도는 구동기 회로(2)의 다른 구성을 도시하는 도면.

제4(b)도는 구동기 회로(2) 내의 신호들의 파형을 도시하는 도면.

제5도는 신호 전송 회로(100) 내의 수신기 회로(3)의 구성을 도시하는 도면.

제6도는 수신기 회로(3)의 동작을 도시하는 타임 차트.

제7(a)도는 종래의 수신기 회로의 구성을 도시하는 도면.

제7(b)도는 종래의 수신기 회로의 동작을 도시하는 타임 차트.

제7(c)도는 수신기 회로(3)의 동작을 도시하는 타임 차트.

제8도는 본 발명에 따른 신호 전송 회로(100)의 구성을 도시하는 도면.

제9(a)도는 구동기 회로(12)의 구성을 도시하는 도면.

제9(b)도는 구동기 회로(12) 내의 신호들의 파형들을 도시하는 도면.

제10도는 수신기 회로(3)의 동작을 도시하는 타임 차트.

제11(a)도는 래치 메카니즘을 갖는 차동 증폭기(15)의 구성을 도시하는 도면.

제11(b)도 및 제11(c)도는 차동 증폭기(15)의 동작을 도시하는 타임 차트.

제12(a)도는 다이내믹 동작을 실행할 수 있는 차동 증폭기(16) 및 래치 회로(55)의 구성을 도시하는 도면.

제12(b)도 및 제12(c)도는 차동 증폭기(16) 및 래치 회로(55)의 동작을 도시하는 타이밍 차트.

제13(a)도는 수신기 회로(13)의 구성을 도시하는 도면.

제13(b)도 및 제13(c)도는 수신기 회로(13)의 동작을 도시하는 타임 차트.

제14(a)도는 신호 분할 신호(14′)의 구성을 도시하는 도면.

제14(b)도 및 제14(c)도는 신호 분할 회로(14′)의 동작을 도시하는 타임 차트.

* 도면의 주요부분에 대한 부호의 설명

1, 6, 7, 201, 201′ : 신호 라인 2, 12, 20, 27, 202 : 구동기 회로

3, 13, 203 : 수신기 회로 4, 14, 14′ : 신호 분할 회로

5, 15, 16 : 차동 증폭기 20, 22 : 인버터

31, 32 : 스위치 55 : 래치 회로

60, 70 : 지연 회로 76 : 조절 회로

100, 110 : 신호 전송 회로

본 발명은 신호 라인을 구동하는 구동기 회로, 신호 라인을 통해 전송되는 신호를 수신하는 수신기 회로 및 구동기 회로와 수신기 회로를 포함하는 신호 전송 회로에 관한 것이다.

최근에, 반도체 집적 회로는 대규모화 및 고속화되고 있다. 그 결과, 장거리 신호 라인을 고속으로 구동하는 것이 필요하게 된다.

제1(a)도 내지 제1(c)도는 종래의 신호 전송 회로의 구성을 각각 도시한 것이다. 신호 전송 회로는 신호 라인(201), 구동기 회로(202) 및 수신기 회로(203)를 포함한다.

구동기 회로(202)는 신호 전송 회로에 입력된 신호에 따라서 신호 라인(201)을 구동하고, 신호 라인(201)의 전위를 변화시킨다. 신호 라인(201)의 전위 변화가 신호 라인(201) 전위의 종단까지 전해지면, 수신기 회로(203)는 신호 라인(201)의 종단의 전위에 따라서 신호를 출력한다. 신호 라인(201)의 라인 거리가 길고, 신호 전송에 관련된 부하 용량이 클 때, 부하 용량의 충/방전으로 인한 전력 소모가 커지게 되고, 신호 전송 속도는 부하 용량을 충/방전시키는데 부수적인 시간이 필요하기 때문에 느리게 된다.

제1(b)도에 도시된 신호 전송 회로에 있어서, 입력 신호는 구동기 회로(202)에 의해 소(small) 진폭을 갖는 신호로 변환되고, 소 진폭을 갖는 신호는 신호 라인(201)을 통해 전송된다. 전송된 신호는 수신기 회로(203)에 의해 본래의 신호로 회복된다.

제1(b)도에 도시된 신호 전송 회로에 있어서, 신호 라인(201)을 통과하는 신호의 진폭은 제1(a)도에 도시된 신호 전송 회로에 비해 작다. 그러므로, 제1(b)도에 도시된 신호 전송 회로는 제1(a)도에 도시된 신호 전송 회로 보다 전력을 더 적게 소모한다.

그러나, 전송된 신호의 소 진폭으로 인해, 제1(b)도에 도시된 신호 전송 회로는 저 잡음 저항을 가지고 있다. 그러므로, 충분한 소비 전력 저감 효과를 얻기 위해 전송된 신호의 진폭을 감소시키는 것이 곤란하다.

제1(c)도에 도시된 신호 전송 회로에 있어서, 입력 신호에 따른 상보 신호들은 한 쌍의 신호 라인(201 및 201′)를 통해 전송된다. 2개의 신호 라인(201 및 201′)는 서로가 인접하여 배치되거나 서로가 매우 밀접하게 배치된다. 이것에 의해 두 신호 라인(201 및 201′)에 의해 수신된 잡음은 거의 동일하게 되므로, 상보 신호들 사이의 전위차를 유지한다. 그러므로, 신호 라인(201 및 201′) 쌍을 이용하여 상보 신호들을 전송함으로써 신호 라인(201 및 201′) 사이의 전위차는 신호 라인을 구동하는 진폭이 작을지라도 구동기 회로(202)에서 수신기 회로(203)로 전송될 수 있다. 이것에 의해 신호 라인들을 구동하는데 필요한 소비 전력을 감소시킬 수 있다.

그러나, 제1(c)도에 도시된 신호 전송 회로는 한 신호의 전송에 2개의 신호 라인을 필요로 한다. 이것은 신호 라인들의 배치 면적을 증대시킨다.

표 1은 3가지 특징, 즉 소비 전력, 배치 면적 및 잡음 저항에 관련하여 제1(a)도 내지 제1(c)도에 도시된 신호 전송 회로들의 평가 결과를 나타내는 목록이다. 표 1에서, “○”는 다른 신호 전송 회로 보다 우위인 것을 나타내고, “X”는 다른 신호 전송 회로들 보다 열등한 것을 나타낸다.

[표 1]

표 1에 도시된 바와 같이, 종래의 신호 전송 회로는 3가지 특징, 즉 낮은 소비 전력, 적은 배치 면적 및 높은 잡음 저항을 동시에 실현할 수 없다.

본 발명의 한 특징에 따르면, 신호 라인을 구동하는 구동기 회로는 제1기간 중에 기준 전위를 신호 라인으로 출력하기 위한 제1출력부 및 제2기간 중에 입력 신호에 따라서 제1정보 전위 및 제2정보 전위들 중 한 전위를 출력하기 위한 제2출력부를 포함한다.

본 발명의 한 실시예에서, 제1기간 및 제2기간은 교대로 반복된다.

본 발명의 다른 실시예에서, 각각의 제1출력부 및 제2출력부는 클럭 신호에 의해 제어된다.

본 발명의 다른 특징에 따르면, 제1신호 라인을 통해 전송된 신호를 수신하는 수신기 회로는 소정 용량을 갖는 제2신호 라인, 소정 용량을 갖는 제3신호 라인, 및 제1기간 중에 제1신호 라인 및 제2신호 라인을 접속하고 제2기간 중에 제1신호 라인 및 제3신호 라인을 접속하는 제어부를 포함한다.

본 발명의 한 실시예에서, 제어부는 제1신호 라인 및 제2신호 라인을 접속하는 제1스위치, 및 제1신호 라인 및 제3신호 라인을 접속하는 제2스위치를 구비한다. 제1스위치 및 제2스위치는 클럭 신호에 의해 제어된다.

본 발명의 다른 실시예에서, 클럭 신호는 제1신호 라인을 통해 전송된 신호에 동기한다.

본 발명의 또 다른 실시예에서, 수신기 회로는 제2신호 라인의 전위와 제3신호 라인의 전위 사이의 전위차를 증폭하는 증폭기를 포함한다.

본 발명의 또 다른 실시예에서, 상기 증폭기는 상기 증폭기의 출력을 유지하는 유지 회로를 포함한다.

본 발명의 또 다른 특징에 따르면, 제1신호 라인을 통해 전송된 신호를 수신하는 수신기 회로는 제2신호 라인, 제3신호 라인, 및 소정의 지연 시간 만큼 지연시켜 제1신호 라인을 통해 제3신호 라인으로 전송되는 신호의 전위를 전송하는 지연 회로를 포함한다. 제2신호 라인은 제1신호 라인에 직접 접속되고, 제3신호 라인은 지연 회로를 통해 제1신호 라인에 접속된다.

본 발명의 한 실시예에서, 수신기 회로는 클럭 신호에 따라서 지연 기간을 조절하는 조절 회로를 더 포함한다.

본 발명의 다른 실시예에서, 수신기 회로는 제2신호 라인의 전위와 제3신호 라인의 전위간의 전위차를 증폭하는 증폭기를 더 포함한다.

본 발명의 또 다른 특징에 따르면, 신호 전송 회로는 제1신호 라인, 제1신호 라인을 구동하는 구동기 회로, 및 제1신호 라인을 통해 전송되는 신호를 수신하는 수신기 회로를 포함한다. 구동기 회로는 제1기간 중에 기준 전위를 제1신호 라인으로 출력하는 제1출력부, 및 제2기간 중에 입력 신호에 따라서 제1정보 전위 및 제2정보 전위 중 한 전위를 출력하는 제2출력부를 포함한다. 수신기 회로는 소정의 용량을 갖는 제2신호 라인, 소정의 용량을 갖는 제3신호 라인, 제3기간 중에 제1신호 라인 및 제2신호 라인을 접속하고, 제4기간 중에 제1신호 라인 및 제3신호 라인을 접속하는 제어부를 포함한다.

본 발명의 한 실시예에서, 제1신호 라인을 통해 전송된 신호는 제3기간, 및 제4기간이 전환되는 타이밍에 동기한다.

본 발명의 또 다른 특징에 따르면, 신호 전송 회로는 제1신호 라인, 제1신호 라인을 구동하는 구동기 회로, 및 제1신호 라인을 통해 전송된 신호를 수신하는 수신기 회로를 포함한다. 구동기 회로는 입력 신호에 따라서 제1정보 전위 및 제2정보 전위 중 한 전위를 제1신호 라인으로 출력한다. 수신기 회로는 소정의 용량을 갖는 제2신호 라인, 소정의 용량을 갖는 제3신호 라인, 및 제1기간 중에 제1신호 라인 및 제2신호 라인을 접속하고, 제2기간 중에 제1신호 라인 및 제3신호 라인을 접속하는 제어부를 포함한다.

본 발명의 한 실시예에서, 제1신호 라인을 통해 전송되는 신호는 제1기간 및 제2기간이 전환되는 타이밍과 동기된다.

본 발명의 또 다른 특징에 따르면, 신호 전송 회로는 제1신호 라인, 제1신호 라인을 구동하는 구동기 회로, 및 제1신호 라인을 통해 전송되는 신호를 수신하는 수신기 회로를 포함한다. 구동기 회로는 제1기간 중에 기준 전위를 제1신호 라인으로 출력하는 제1출력부, 및 제1정보 전위 및 제2정보 전위들 중 한 전위를 입력 신호에 따라서 제1신호 라인으로 출력하는 제2출력부를 포함한다. 수신기 회로는 제2신호 라인, 제3신호 라인, 소정의 지연시간만큼 지연시켜 제1신호 라인을 통해 제3신호 라인으로 전송되는 신호의 전위를 전송하는 지연 회로를 포함한다. 제2신호 라인은 제1신호 라인에 직접 접속되고, 제3신호 라인은 지연 회로를 경유하여 제1신호 라인에 접속된다.

본 발명의 또 다른 특징에 따르면, 신호 전송 회로는 제1신호 라인, 제1신호 라인을 구동하는 구동기 회로, 및 제1신호 라인을 통해 전송되는 신호를 수신하는 수신기 회로를 포함한다. 구동기 회로는 제1정보 전위 및 제2정보 전위들 중 한 전위를 입력 신호에 따라서 제1신호 라인으로 출력한다. 수신기 회로는 제2신호 라인, 제3신호 라인, 및 소정의 지연 시간만큼 지연시켜 제1신호 라인을 통해 전송된 신호의 전위를 제3신호 라인으로 전송하는 지연 회로를 포함한다. 제2신호 라인은 제1신호 라인에 직접 접속되고, 제3신호 라인은 지연 회로를 통해 제1신호 라인에 접속된다.

그러므로, 상술한 본 발명은 3가지 특징, 즉 낮은 소비 전력, 적은 배치 면적, 높은 잡음 저항을 동시에 실현할 수 있는 구동기 회로, 수신기 회로, 및 신호 전송 회로를 제공하는 장점을 가능하게 한다.

당업자들은 첨부한 도면을 참조하여 다음의 상세한 설명을 정독 및 이해함으로써 본 발명의 이들 장점 및 그 밖의 다른 장점들을 명백히 알 수 있을 것이다.

이하, 본 발명의 실시예들을 도면을 참조하면서 설명한다.

[실시예 1]

제2도는 본 발명에 따른 신호 전송 회로(100)의 구성을 도시한다. 신호 전송 회로(100)는 신호 라인(1), 구동기 회로(2), 수신기 회로(3)를 포함한다.

전(full) 레벨의 데이터를 나타내는 입력 신호(IN)는 구동기 회로(2)에 입력된다. 구동기 회로(2)는 입력 신호(IN)를 소 진폭을 갖는 신호로 변환하고 상기 변환된 신호를 신호 라인(1)을 통해 수신기 회로(3)에 전송한다. 구동기 회로(2)로부터 수신기 회로(3)로 전송되는 신호 레벨은 입력 신호(IN)의 레벨에 따라서 변화한다.

수신기 회로(3)는 구동기 회로(2)로부터 전송되는 신호를 신호 라인(1)을 통해 수신하고, 그 수신한 신호를 풀(full) 레벨의 데이터를 나타내는 출력 신호(OUT)로 변환하여, 그 출력 신호(OUT)를 출력한다. 출력 신호(OUT)의 레벨은 구동기 회로(2)로부터 수신기 회로(3)로 전송되는 신호의 레벨에 따라서 변화한다.

수신기 회로(3)는 신호 분할 회로(4) 및 증폭기(5)를 포함한다.

구동기 회로(2)로부터 수신기 회로(3)로 전송된 신호는 신호 분할 회로(4)에 의해 시분할 방식으로 분할되어 신호 라인(6 및 7)을 통해 전송된다. 예를 들어, 구동기 회로(2)가 입력 신호(IN)에 따라서 기준 전위 및 정보 전위의 반복하는 신호들을 교대로 발생시키는 경우에, 신호 분할 회로(4)가 신호를 분할하는 타이밍은 신호의 기준 전위 및 정보 전위가 자체에서 전환되는 타이밍에 동기하도록 설정된다. 이것에 의해 기준 전위는 신호 라인(6)으로 전송하고, 정보 전위를 신호 라인(7)으로 전송할 수 있다. 신호 라인(6)에 나타나는 기준 전위와 신호 라인(7)에 나타나는 정보 전위간의 작은 전위차는 증폭기(5)에 의해 풀(full) 레벨의 데이터로 증폭된다. 이 때, 풀(full) 레벨의 데이터는 다음 단으로 전송된다. 이것은 단일 신호 라인을 통해 기준 전위 및 정보 전위(즉, 소 진폭의 전위를 갖는 상보형 데이터)를 전송할 수 있다는 것을 의미한다.

그 다음, 본 발명에 따른 신호 전송 회로(100)내에 포함된 각각의 구성 회로에 대해 도면을 참조하여 기재하고자 한다.

제3(a)도에는 신호 전송 회로(100)내의 구동기 회로(2)의 구성이 도시되어 있다. 구동기 회로(2)는 클럭(CLK1)에 의해 제어되는 클럭 인버터(20) 및 기준 전위(Vref)를 구동기 회로(2)의 출력 노드(D0)로 공급하는 트랜지스터(21)를 포함한다. 클럭 인버터(20)의 전원에는 전압(Vh 및 V1)이 공급되는데, 여기서 전압(Vh 및 V1)은 이들 간의 전위차가 충분히 작아지도록 설정된다.

클럭(CLK1)이 로우 레벨일 때, 구동기 회로(2)는 입력 신호(IN)에 따라서 전압(Vh) 또는 전압(V1)을 출력한다. 클럭(CLK1)이 로우 레벨에서 하이 레벨로 그 상태를 바꿀 때, 클럭 인버터(20)의 출력은 하이 임피던스로 되고, 트랜지스터(21)는 온 상태로 천이한다. 그 결과, 구동기 회로(2)의 출력 노드(D0)에 기준 전위(Vref)가 공급된다.

제3(b)도에는 구동기 회로(2)에 입력되는 클럭(CLK1) 및 입력 신호(IN)의 파형들, 및 구동기 회로(27)의 출력 노드(D0)에서의 신호 파형이 도시되어 있다. 이하, 구동기 회로(2)의 출력 노드(D0)에서의 신호는 “신호(D0)”라 부른다.

입력 신호(IN)가 하이 레벨인 기간은 클럭(CLK1)이 로우 레벨인 기간을 포함하도록 설정된다. 이렇게 하여, 기준 전위 및 정보 전위를 클럭(CLK1)에 동기하여 교대로 반복하고 진폭(Vh-V1)을 갖는 신호가 구동기 회로(2)의 출력 노드(D0)로부터 출력된다.

제4(a)도는 구동기 회로(20)의 다른 구성이 도시되어 있다. 제4(a)도에 도시된 구동기 회로(20)는 전원으로서 전압(Vh 및 V1)이 공급되는 인버터(22)와, 인버터(22)의 출력 노드(I0) 및 구동기 회로(20)의 출력 노드(D0)를 전기적으로 접속시키는 트랜지스터(23)와, 기준 전위(Vref)를 구동기 회로의 출력 노드(D0)로 전송하는 트랜지스터(24)를 포함한다. 트랜지스터 (23)의 게이트는 클럭(CLK1)에 의해 제어된다.

인버터(22)는 입력 신호(IN)에 따라서 전압(Vh) 또는 전압(V1)을 출력한다. 클럭(CLK1)이 하이 레벨일 때, 인버터(22)의 출력 노드(I0) 및 구동기 회로(2)의 출력 노드(D0)는 트랜지스터(23)에 의해 전기적으로 절연된다. 그 결과, 기준 전위(Vref)는 트랜지스터(24)를 통해 구동기 회로(2)의 출력 노드(D0)로 출력된다. 클럭(CLK1)이 하이 레벨에서 로우 레벨로 천이하면, 트랜지스터(24)는 턴 온 되고, 트랜지스터(23)는 턴 오프된다. 그 결과, 기준 전위(Vref)는 구동기 회로(2)의 출력 노드(D0)로부터 절연되고, 인버터(22)의 출력은 구동기 회로(2)의 출력으로서 출력 노드(D0)로 전송된다.

제4(b)도에는 구동기 회로(2)로 입력되는 클럭(CLK1) 및 입력 신호(IN)의 파형들과, 인버터(22)의 출력 노드에서의 신호의 파형, 및 구동기 회로(2)의 출력 노드(D0)에서의 신호의 파형이 도시되어 있다.

입력 신호(IN)가 하이 레벨인 기간은 클럭(CLK1)이 로우 레벨인 기간을 포함하도록 설정된다. 이와 같이 하여, 기준 전위 및 정보 진위를 클럭(CLK1)에 동기하여 교대로 반복하고 진폭(Vh-V1)을 갖는 신호는 구동기 회로(2)의 출력 노드(D0)로부터 출력된다.

제5도에는 신호 전송 회로(100)의 수신기 회로(3)의 구성이 도시되어 있다. 수신기 회로(3)는 신호 분할 회로(4) 및 증폭기(5)를 포함한다. 신호 분할 회로(4)는 구동기 회로(2)의 출력 노드의 신호를 전송하는 신호 라인(1)에 접속된다.

신호 분할 회로(4)는 신호 라인(6 및 7)과, 신호 라인(1) 및 신호 라인(6)을 전기적으로 접속하고, 클럭(CLK)에 의해 제어되는 스위치(31), 및 신호 라인(1) 및 신호 라인(7)을 전기적으로 접속하고, 클럭(CLK)의 반전된 신호들에 의해 제어되는 스위치(32)를 포함한다. 예컨대, 스위치(31 및 32)는 각각 MOS 트랜지스터일 수 있다. 제5도에서, 참조 번호 (8)은 신호 라인(1)의 용량을 나타내고, 참조 번호 (9)는 신호 라인(6)의 용량을 나타내며, 참조 번호(10)는 신호 라인(7)의 용량을 나타낸다.

제6도는 제5도에 도시된 수신기 회로(3)의 동작을 도시한 타임 차트이다. 이하, 수신기 회로(3)의 동작에 대해 제6도를 참조하여 설명한다. 여기서, 신호 라인(1)을 통해 전송되는 신호(D0)는 제1기간에서는 기준 전위를 가지고 있고, 제2기간에서는 정보 전위를 가지고 있다. 정보 전위는 하위 레벨 또는 로우 레벨이다. 제1기간 및 제2기간은 교대로 반복된다.

스위치(31 및 32)는 클럭(CLK1)에 의해 제어된다. 신호 라인(6) 또는 신호 라인(7)은 클럭(CLK1)의 레벨에 따라서 신호 라인(1)에 접속된다. 클럭(CLK)은 신호(D0)에 동기한다. 예컨대, 제1기간 중에, MOS 트랜지스터 스위치(32)는 턴 온되고, 신호 라인(7)은 신호 라인(1)에 접속된다. 그 결과, 신호 라인(7)의 전위(D2)는 기준 전위로 된다. 제2기간 중에, MOS 트랜지스터 스위치(31)는 턴 온되고, 신호 라인(6)은 신호 라인(1)에 접속된다. 그 결과, 신호 라인(6)의 전위(D1)는 하이 또는 로우 레벨인 정보 전위로 된다.

제1기간에서의 신호 라인(7)의 전위(D2)(기준 전위)는 제2 기간 중에서는 신호 라인(7)의 용량(10)에 의해 유지된다. 이것은 MOS 트랜지스터 스위치(32)가 제2기간 중에 턴 오프되기 때문이다. 이와 마찬가지로, 제2기간에서의 신호 라인(6)의 전위(D1)(정보 전위)는 신호 라인(6)의 용량(9)에 의해 제1기간 중에 유지된다. 이것은 MOS 트랜지스터 스위치(31)가 제1기간 중에 턴 오프되기 때문이다.

상술한 바와 같이, 제1기간 및 제2기간 중에 시간차를 갖고 신호 라인(1)을 통해 교대로 전송되는 기준 전위 및 정보 전위는 신호 라인(6 및 7)으로 동 시각으로 전송된다. 이것은 기준 전위 및 정보 전위(즉, 상보 데이터)가 한 개의 신호 라인만을 이용하여 전송될 수 있다는 것을 의미한다.

신호 라인들(6 및 7)의 길이가 라인(1)의 길이에 비해서 짧아질 수록 신호 전송 회로(100)의 배치 면적이 작아지게 된다. 그러나, 신호 라인들(6, 7)의 용량들(9, 10)은, 신호 라인(6)(또는 신호 라인(7))이 MOS 트랜지스터 스위치(31)(또는, MOS 트랜지스터 스위치(32))가 턴 오프되는 기간 중에 안정된 전위를 유지할 수 있도록 어느 정도의 용량을 갖는 것이 바람직하다. 물론, 신호 라인(6 및 7)의 길이를 짧게 유지하면서 신호 라인(6 및 7)의 용량 값들을 증가시키기 위해 게이트 용량 등을 이용하는 것이 가능하다.

더욱이, 구동기 회로(2)의 신호(D0) 및 MOS 트랜지스터 스위치(31 및 32)를 제어하는 클럭(CLK) 만이 서로 동기되는 것이 필요하다. 신호(D0) 및 클럭(CLK1)의 에지 타이밍이 동일할 필요는 없다. 소정치 이상의 전위차가 신호 라인(6 및 7)에서 동시에 얻어지는 한, 신호(D0) 및 클럭(CLK)의 에지 타이밍은 상이할 수 있다. 신호 라인(6)의 전위와 신호 라인(7)의 전위간의 차가 큰 것이 양호하다.

다음으로, 본 발명에 따른 신호 전송 회로(100)의 장점들에 대해 제7(a)도 내지 제7(c)도를 참조하여 설명한다.

제7(a)도에는 제1(b)도에 도시된 종래의 신호 전송 회로내의 수신기 회로(간단한 인버터 회로)의 구성이 도시되어 있다. 제1(b)도에 도시된 종래의 신호 전송 회로에 있어서, 신호 라인을 통해 전송될 신호 진폭이 작은 전위차로 설정되어 있기 때문에, 외부로부터의 잡음으로 인한 신호 전압의 변동은 신호 레벨에 비해 상대적으로 커지게 된다. 그러므로, 제7(a)도에 도시된 종래의 수신기 회로는 잡음 레벨이 인버터 회로의 논리 임계치 전위를 초과하여, 오 동작하기 쉽다(제7(b)도 참조).

한편, 본 발명에 따른 수신기 회로(3)(제5도)는 신호 라인(1)에서 신호 라인(7)까지의 신호 전송 경로 내에 MOS 트랜지스터(32) 및 용량(10)을 가지고 있기 때문에, 전송 지연이 발생한다. 즉, 기준 전위가 신호 라인(7)으로 전송되는 중에 잡음이 발생하는 경우, MOS 트랜지스터(31) 및 용량(9)이 필터의 역할을 완수하기 때문에, 신호 라인(7)에서 유지된 전위(D2)의 기준 전위로부터의 변동량은 잡음 레벨에 비해 작다(제7(c)도 참조).

이와 마찬가지로, 신호 라인(6)에 정보 전위로서 나타나는 전위(D1)에 대한 잡음의 영향도 줄어든다. 잡음이 신호(D0)에 혼입되는 경우일지라도, 증폭기가 활성화될 때 신호 라인(6)의 전위(D1)가, 신호 라인(7)에 유지된 전위(D2)(기준 전위)보다 정보 전위 측에 근접한 경우, 증폭기(5)에 의해서 보정 데이터를 출력하는 것이 가능하다(제7(c)도 참조). 그러므로, 본 발명에 따르면, 잡음의 영향은 상술한 여과(필터링) 효과로 인해 줄어들어, 잡음에 대한 마진이 확대된다.

지금까지 기술한 잡음 마진은 신호 라인(1)에서 나타나는 잡음에 관한 것이다. 신호 라인(6 및 7)에서 나타나는 잡음의 영향은 무시될 수 있다. 이것은 2개의 신호 라인들(6 및 7)이 서로 매우 근접하게 배치될 수 있어, 잡음으로 인한 전위의 변동량은 기본적으로 동일하기 때문이다. 그러므로, 데이터는 잡음 레벨에 무관하게 신호 라인들(6 및 7)에 저장되어 유지된다.

또한, 잡음이 신호 라인(1)에 입력되는 시간과 신호 전송 회로(100)의 잡음 마진간에는 상관관계가 있다. MOS 트랜지스터(32)가 오프 상태로 천이하기 직전에 잡음이 혼입하면, 신호 라인(7)에 유지되는 전위(D2)의 기준 전위에 대한 차이는 커진다. 더욱이, 증폭기(5)가 활성화되기 직전에 잡음이 혼입하면, 신호 라인(6)에 나타나는 전위(D1)의 정보 전위에 대한 차이도 커지게 된다. 그러므로, 잡음 발생의 타이밍이 신호 전송에 동기되어 있는 경우, 잡음의 영향은 MOS 트랜지스터(32)가 온 상태에서 오프 상태로 천이하는 타이밍을 변경하거나 증폭기(5)가 활성화되는 타이밍을 변경함으로써 더욱 줄어든다.

상술한 바와 같이, 본 발명에 따른 신호 전송 회로(100)는 높은 잡음 저항 및 잡음 마진을 유지한다는 장점이 있다. 더욱이, 기준 전위 및 신호 전위(즉, 상보 데이터)가 단일 신호 라인만을 이용함으로써 전송될 수 있기 때문에 신호 전송 회로(100)의 배치 면적이 작아도 되는 장점이 있다. 더욱이, 단일 신호 라인을 통해 전송된 신호의 진폭이 작기 때문에 신호 전송 회로(100)의 소비 전력이 적다는 장점이 있다.

지금까지 기술한 바와 같이, 본 발명에 따른 신호 전송 회로(100)는 적은 소비 전력, 작은 배치 면적, 및 높은 잡음 저항에 관한 3가지 특징을 동시에 실현한다는 점에서 제1(a)도 내지 제1(c)도에 도시된 종래의 신호 전송 회로보다도 우수하다(표 1참조).

[실시예 2]

제8도는 본 발명에 따른 신호 전송 회로(110)의 구성을 도시한 것이다. 신호 전송 회로(110)는 신호 라인(1), 구동기 회로(12), 수신기 회로(3)를 포함한다. 제2도에 도시된 신호 전송 회로(100)의 구성 요소와 동일한 구성 요소는 동일한 참조 번호로 나타내었다.

제9(a)도에는 신호 전송 회로(110)의 구동기 회로(12)의 구성이 도시되어 있다. 구동기 회로(12)는 고전위 전원측이 전위(Vh)에 접속되고, 저전위 전원측이 전위 (V1)에 접속되는 인버터를 가지고 있다. 구동기 회로(12)는 입력 신호(IN)의 진폭을 (Vh-V1)로 변환시켜 그 변환된 신호를 출력한다. 전압(Vh 및 V1)의 값은 (Vh-V1)의 값이 전원 전위(Vcc)와 접지 전위(Vss) 간의 전위차 보다 작도록 설정된다. 이러한 구성으로, 구동기 회로(12)는 소 진폭 및 연속 정보 전위를 갖는 신호를 수신기 회로(3)에 전송한다.

제9(b)도에는 구동기 회로(12)에 입력되는 입력 신호(IN)의 파형 및 구동기 회로(12)의 출력 노드(D0)에서의 신호 파형이 도시되어 있다.

수신기 회로(3)의 구성은 제5도에 도시된 것과 동일하다. 수신기 회로(3)는 단일 신호 라인을 통해 소 진폭을 갖는 신호를 수신하여 그것을 풀(full) 레벨의 신호로 변환한다. 그러므로, 변환된 신호는 다음 단의 회로로 데이터로서 전송된다.

제10도에는 수신기 회로(3)의 동작을 나타내는 타임 차트가 도시되어 있다. 이하, 수신기 회로(3)의 동작에 대해 제10도를 참조하여 설명한다.

구동기 회로(12)의 출력 노드(D0)에서의 신호(D0)는 연속 정보 전위들을 갖는다. 신호(D0)는 한 사이클에서 하이 또는 로우인 정보 전위를 갖는다.

클럭(CLK)은 신호 분할 회로(4)에 입력된다(제5도). 클럭(CLK)은 신호(D0)의 주파수를 배가함으로써 얻어지는 신호에 동기한다. 클럭(CLK)은 제1기간 및 제2기간을 교대로 반복한다.

클럭(CLK)에 따르면, 제1기간 내의 신호(D0)는 신호 분할 회로(4)에 의해 정보 전위(D1)로서 수신된다. 그 결과, 정보 전위(D1)는 신호 라인(6)에서 나타난다(제5도). 정보 전위(D1)는 제1기간에 계속되는 제2기간 중에 신호 라인(6)에서 유지된다. 클럭(CLK)에 따르면, 제2기간 내의 신호(D0)는 신호 분할 회로(4)에 의해 정보 전위(D2)로서 수신된다. 그 결과, 정보 전위(D2)는 신호 라인(7)에 나타난다(제5도). 정보 전위(D2)는 제2기간에 계속되는 제1기간 중에 신호 라인(7)에서 유지된다.

이하, 한 사이클(현 사이클)에서의 신호(D0)의 전위가 현 사이클(이전 사이클) 직전의 다른 사이클에서의 전위와 상이한 경우의 수신기 회로(3)의 동작을 설명한다. 신호(D0)는 이전 사이클에서 하이(Vh)이고, 현재 사이클에서 로우(V1)이라고 가정한다. 이러한 경우에, 이전 사이클의 제2기간에서의 신호(D0)(하이)는 신호 분할 회로(4)에 의해 정보 전위(D2)로서 수신되고, 정보 전위(하이)는 신호 라인(7)에서 유지된다. 현재 사이클의 제1기간에서의 신호(D0)(로우)는 신호 분할 회로(4)에 의해 정보 전위(D1)로서 수신된다.

차동 증폭기(5)(제5도)는 현재 사이클의 제1기간에서의 정보 전위(D1과 D2) 간의 전위차를 증폭한 다음, 이전 사이클의 제2기간에서의 정보 전위(D2)를 기준 전압으로 하여, 현재 사이클의 제1기간에서의 정보 전위(D1)가 기준 전위보다 높은지 낮은 지의 여부를 판단한다. 차동 증폭기(5)는 판단결과에 따라서 출력 신호(OUT)를 출력한다.

상술한 바와 같이, 현재 사이클에서의 신호(D0)에 대응하는 데이터는 수신기 회로(3)로부터 출력된다.

이전 사이클의 신호(D0) 및 현재 사이클의 신호(D0)의 전위가 동일할 때, 현재 사이클의 제1기간에서의 정보 전위(D1과 D2)가 동일하게 된다. 이러한 경우, 현재 사이클의 신호(D0)에 대응하는 데이터는 현재 사이클의 제1기간에서의 정보 전위(D1과 D2) 간의 전위차를 증폭함으로써 특정할 수 없다. 이러한 문제점은 본 발명에 따른 래치 기능을 갖는 증폭기를 이용함으로써 해결된다.

제11(a)도는 래치 기능을 갖는 차동 증폭기(15)의 구성을 도시한 것이다. 차동 증폭기(15)는 신호 분할 회로(4)의 신호 라인(6 및 7)에 접속된다. 정보 전위(D1과 D2)는 신호(6 및 7)에서 각각 나타낸다.

차동 증폭기(15)는 전위차가 소정의 전위차 보다 클 때 정보 전위(D1과 D2) 간의 전위차를 자동으로 증폭시키기 위한 스태틱 차동 증폭기에 래치 기능을 추가함으로써 얻어진다. 래치 기능은 스태틱 차동 증폭기에 의해 증폭된 결과를 래치한다.

차동 증폭기(15)는 차동 증폭기(15)의 전류원인 PMOS 트랜지스터(37 및 38), 입력 트랜지스터로서의 NMOS 트랜지스터(39 및 40) 및 차동 증폭기(15)의 출력을 래치하는 NMOS 트랜지스터(41 및 42)를 포함한다. 입력 트랜지스터(39 및 40)의 게이트는 신호 라인(6 및 7)에 각각 접속된다.

제11(b)도 및 제11(c)도는 차동 증폭기(15)의 동작을 나타내는 타임 차트이다.

제11(b)도는 신호(D0)의 전위는 매 사이클마다 변하는 경우(예컨대, 신호(D0)가 클럭 신호인 경우)의 차동 증폭기의 동작을 도시한 것이다.

이러한 경우에, 정보 전위(D1과 D2) 간의 데이터에 대응하는 전위차는 각각의 사이클의 제1기간에서 나타난다. 그러므로, 각 사이클의 제1기간에서의 정보 전위(D1과 D2) 간의 전위차를 증폭함으로써, 차동 증폭기(5)는 정확하게 동작한다. 즉, 차동 증폭기(15)는 신호(D0)에 대응하는 출력 신호(OUT)를 출력한다.

제11(c)도는 제1사이클 내의 신호(D0)의 전위 및 제1사이클에 바로 이어지는 제2사이클에서의 신호(D0)의 전위가 동일한 경우의 차동 증폭기(15)의 동작을 도시한 것이다.

이러한 경우, 제2사이클에서의 정보 전위(D1과 D2) 간의 전위차는 제로(0)이고, 차동 증폭기(15)는 셀프-이퀄리제이션(self-equalization) 상태이다. 이러한 상태에 있어서, 통상의 차동 증폭기는 정상적으로 동작하지 않는다. 그러나, 상술한 바와 같이, 래치 기능을 갖는 차동 증폭기(15)는 현 사이클 중일지라도 이전 사이클에서 고정된 데이터를 보유하는 기능을 가지고 있다. 이것은 현 사이클의 신호(D0)의 전위가 이전 사이클의 전위에서 변화되지 않는 경우일지라도 차동 증폭기(15)는 신호(D0)에 대응하는 출력 신호(OUT)를 출력할 수 있어, 정보 전위(D1과 D2) 간의 전위차는 전혀 발생하지 않는다.

이하, 차동 증폭기(15)의 동작에 대해 상세히 설명한다.

전류원인 PMOS 트랜지스터(37 및 38)로부터의 정전류는 NMOS 트랜지스터(39 및 40)를 흐른다. NMOS 트랜지스터(39 및 40)의 게이트에는 정보 전위(D1 및 D2)가 각각 공급되어 있다. 전위차가 정보 전위(D1과 D2) 간에서 발생하면, 전위차는 NMOS 트랜지스터(39 및 40)의 임피던스 간에서 발생한다. 이것은 NMOS 트랜지스터(39 및 40)로 인한 전압 강하량들 간의 차를 발생시킨다. 이러한 전위차는 출력 전압(OUT 및 /OUT) 간의 차이로서 나타난다.

출력 전압(OUT 및 /OUT)은 크로스 커플링 방식으로 서로 접속된 NMOS 트랜지스터(41 및 42)에 각각 입력된다. 특히, 출력 전압(/OUT)은 NMOS 트랜지스터(41)의 게이트에 입력되고, 출력 전압(OUT)은 NMOS 트랜지스터(42)의 게이트에 입력된다.

예를 들어, 제11(c)도에 도시된 바와 같이, 신호(D0)가 제1 및 제2사이클을 통하여 로우일 때, NMOS 트랜지스터(41)는 턴 오프되고, NMOS 트랜지스터(42)는 턴 온된다. 정보 전위(D1과 D2) 간의 전위차가 제로(0)로 되고, NMOS 트랜지스터(39 및 40)의 전류 인출량(drawing amount) 간의 차가 0으로 되는 경우일 지라도, 출력 전압(OUT 및 /OUT) 간의 전위차는 NMOS 트랜지스터(41 및 42)의 전류 인출량들 간의 차이에 의해 유지된다.

차동 증폭기(15)내의 전원 및 MOS 트랜지스터의 극성은 상술한 것과 반대일 수 있다. 이러한 경우일지라도, 차동 증폭기(15)는 상술한 바와 유사하게 동작하게 할 수 있다.

더욱이, 제11(a)도에 도시된 예에 있어서, 데이터를 래칭하기 위한 MOS 트랜지스터(41 및 42)는 차동 입력을 수신하는 MOS 트랜지스터(39 및 40)에 대해 병렬로 삽입된다. 데이터를 래칭하기 위한 MOS 트랜지스터는 차동 입력을 수신하는 MOS 트랜지스터(39 및 40)에 대해 직렬로 삽입될 수 있다.

제11(a)도에 도시된 차동 증폭기(15)는 전원에 의해 제어된 다이내믹 동작에 적합하지 않다. 이것은 전원을 차단함으로써 소비 전력을 삭감하고자 할 경우, 출력 전압(OUT 및 /OUT)이 불안정하게 되고, 래치된 데이터가 손실되기 때문이다.

이러한 문제점을 해결하기 위해서 차동 증폭기의 출력 전압(OUT 및 /OUT)을 래치하는 래치 회로는 차동 증폭기에 무관하게 제공되고, 래치 회로의 출력은 차동 증폭기로 피드 백된다. 이러한 방식에 의해, 차동 증폭기의 다이내믹 동작이 가능하다.

제12(a)도는 다이내믹 동작이 가능한 차동 증폭기(16) 및 래치 회로(55)의 구성을 도시한 것이다. 차동 증폭기(16)의 구성은 다이내믹 동작을 위한 NMOS 트랜지스터(53 및 54)가 추가되어 있는 것을 제외하고는 차동 증폭기(15)의 구성과 동일하다.

NMOS 트랜지스터(53)는 차동 증폭기(16)의 전류원과 전원 라인 사이에 삽입된다. NMOS 트랜지스터(54)는 소오스 노드와 접지 라인 사이에 삽입된다.

활성 신호(/SAE)는 NMOS 트랜지스터(53)의 게이트에 입력된다. 활성신호(SAE)는 NMOS 트랜지스터(54)의 게이트에 입력된다.

활성 신호(SAE)가 하이 레벨로 될 때, NMOS 트랜지스터(53 및 54)는 온 상태로 된다. 이것은 차동 증폭기(16)를 활성화시킨다. 차동 증폭기(16)는 정보 전위(D1과 D2) 사이의 전위차에 따라서 출력 전압(OUT 및 /OUT)을 출력한다(제12(b)도 참조).

활성 신호(SAE)가 하이 레벨에서 로우 레벨로 천이하면, MOS 트랜지스터(53 및 54)는 온 상태에서 오프 상태로 천이한다. 이러한 경우에, 출력 데이터는 래치 회로(55)에 의해 유지된다. 그 결과, MOS 트랜지스터(41 및 42)의 게이트에서의 전위는 고정된다. 그러므로, MOS 트랜지스터(53 및 54)가 제2사이클에서 다시 온 상태로 되고, 전위차가 정보 전위(D1과 D2) 사이에서 전혀 발생하지 않는 경우, 차동 증폭기는 MOS 트랜지스터(41 및 42)의 게이트들 사이의 전위차에 따라서 정확한 데이터를 출력한다(제12(c)도 참조).

차동 증폭기(15)(또는, 차동 증폭기(16))은 MOS 트랜지스터(41 및 42)가 없어도 기본적으로는 신호(D0)에 대응하는 데이터를 출력할 수 있다. 그러나, MOS 트랜지스터는 드레인 전위차 보다도 게이트 전위차 쪽이 전류차가 크고, 차동 증폭기의 오프 셋(off-set) 전압등을 고려하면, MOS 트랜지스터(41 및 42)가 제공되어 있는 것이 바람직하다.

또한, 본 발명의 실시예에 있어서, 소 진폭을 가지고 있고, 연속 정보 전위를 가지고 있는 신호가 수신기 회로로 전송되는 경우, 래치 기능을 갖는 차동 증폭기는 수신기 회로에 적용될 수 있다는 것을 설명하였다. 같은 이유로, 소 진폭을 가지고 있고, 교대로 반복되는 기준 전위 및 정보 전위를 가지고 있는 신호가 수신기 회로로 전송되는 경우일지라도, 래치 기능을 갖는 차동 증폭기는 수신기 회로에 인가될 수 있다.

[실시예 3]

제13(a)도는 본 발명에 따른 수신기 회로(13)의 구성을 도시한 것이다. 수신기 회로(13)는 신호 라인(1)을 통해 전송된 신호(D0)를 분할하는 신호 분할 회로(14) 및 이 신호 분할 회로(14)로부터의 출력을 증폭하는 증폭기(5)를 포함한다.

신호 분할 회로(14)는 신호 라인(6), 신호 라인(7), 및 지연 회로(60)를 포함한다. 신호 라인(1)은 신호 분할 회로(14)내에서 신호 라인(6) 및 신호 라인(7)으로 분기한다(branch). 신호 라인(6)은 신호 라인(1)에 직접 접속되고, 신호 라인(7)은 지연 회로(60)를 통해 신호 라인(1)에 접속된다. 지연 회로(60)는 신호 라인(1)으로부터의 신호(D0)를 지연시켜, 지연된 신호(D0)를 신호 라인(7)으로 전송한다. 지연 회로(60)는, 예컨대 저항(63) 및 용량(64)을 포함한다. 제13(a)도에 있어서, 참조 번호 (8)은 신호 라인(1)의 용량을 나타낸다.

수신기 회로(13)는 기준 전위 및 정보 전위가 교대로 반복되는 신호(D0)를 신호 라인(1)을 통해 수신할 때 정상으로 동작한다(제13(b)도 참조). 또한, 수신기 회로는 신호 라인(1)을 통해 정보 전위가 연속된 신호(D0)를 수신할 때도 정상으로 동작한다(제13(c)도 참조). 기준 전위 및 정보 전위가 교대로 반복되는 신호(D0)는, 예컨대 제3(a)도(또는, 제4(a)도)에 도시된 구동기 회로(2)에 의해 발생된다. 정보 전위가 연속된 신호(D0)는 예컨대 제9(a)도에 도시된 구동기 회로(12)에 의해 발생된다.

이하, 수신기 회로(13)의 동작을 설명한다.

신호(D0)의 전위가 하이 레벨에서 로우 레벨로(또는, 로우 레벨에서 하이 레벨로) 천이할 때, 신호 라인(6)의 전위(D1)는 신호(D0)의 전위와 거의 동시에 하이 레벨에서 로우 레벨로(또는, 로우 레벨에서 하이 레벨로) 천이한다. 한편, 신호 라인(7)의 전위(D2)는 지연 회로(60)에 의해 신호(D0)의 전위가 천이한 시각으로부터 소정 시간만큼 지연되어 하이 레벨에서 로우 레벨(또는, 로우 레벨에서 하이 레벨로) 천이한다. 따라서, 신호(D0)의 전위가 천이한 후의 기간 중에 신호 라인(6 및 7)의 전위(D1과 D2) 사이에서 전위차가 발생한다.

차동 증폭기(5)는 신호 라인(7)의 전위를 기준 전위로 하여, 신호 라인(6)의 전위(D1)가 기준 전위보다 높거나 낮은 지의 여부를 판단한다. 차동 증폭기(5)는 판단 결과에 따라서 출력 신호(OUT)를 출력한다. 이것은 신호(D0)에 대응하는 데이터를 전송할 수 있게 한다.

제13(a)도에 도시된 예시에 있어서, 지연 회로(60)는 저항기(63) 및 용량(64)을 포함한다. 그러나, 지연 회로(60)의 구성은 이에 국한되지 않는다. 지연 회로가 신호의 지연 전송 기능을 가지고 있는 한, 지연 회로(60)는 임의의 구성이 될 수 있다.

더욱이, 수신기 회로(13)를 이용하면 클럭 신호가 전송되는 경우에 특히 효과적이다. 이것은 수신기 회로(13)가 제5도에 도시된 바와 같은 클럭(CLK)을 필요로 하지 않기 때문이다. 이것은 클럭(CLK)이 클럭 신호를 전송하는데 필요한 모순을 해소한다.

수신기 회로(13) 내의 신호 분할 회로(14)에 따르면, 정보 전위(D1과 D2) 사이의 위상차(전위차가 유지되는 기간)가 크면 클수록 신호 전송에 관한 확실성이 보다 양호해 진다. 그러나, 위상차가 너무 크면 정보 전위(D1과 D2)의 셀프 이퀄리제이션(self-equalization)은 다음 사이클의 개시 전에는 종료되지 않는다. 그 결과, 신호 분할 회로(14)가 오동작을 일으킬 위험이 있다.

신호 분할 회로(14)의 지연 시간(즉, 정보 전위(D1과 D2) 사이의 위상차)는 동작 주파수와 무관하게 일정하다. 따라서, 설정된 동작 주파수가 지연 시간에 대해 매우 높거나 또는 낮을 경우, 신호 전송을 전확하게 실행하는 것은 불가능하다.

제14(a)도는 신호 분할 회로(14)의 변환된 형태인 신호 분할 회로(14′)의 구성을 도시한 것이다. 신호 분할 회로(14′)는 상술한 문제점을 해결하기 위한 것이다.

신호 분할 회로(14′)는 신호 라인(1)으로부터의 신호(D0)를 지연시키는 지연 회로(70) 및 외부 클럭(CLK)의 주파수에 따라서 지연 회로(70)의 지연 시간을 조절하는 조절 회로(76)를 포함한다.

조절 회로(76)는 외부 클럭(CLK)의 주파수에 따라서 동작 속도를 조절하는 목적으로 이용된다. 조절 회로(76)로서, 예컨대 외부 클럭(CLK)의 주파수에 따라 출력 전위를 변화시키는 VCO 회로가 이용된다. VCO 회로는 PLL 회로에서 일반적으로 이용된다. 다음 설명에 있어서, 조절 회로(76)는 VCO 회로라고 가정한다.

지연 회로(70)는 캐패시터(74) 및 NMOS 트랜지스터(75)를 포함한다. VCO 회로(76)의 출력 전위는 NMOS 트랜지스터(75)의 게이트에 입력된다. 클럭(CLK)의 주파수가 높아짐에 따라 VCO 회로(76)의 출력 전위가 높아지도록 VCO 회로(76)가 구성된 경우에, 클럭(CLK)의 주파수가 높아지면 높아질 수록 NMOS 트랜지스터(75)의 게이트 전위(Vg)는 그 만큼 높아지게 된다. 그 결과 NMOS 트랜지스터(75)의 채널 저항은 감소한다. 즉, 클럭(CLK)의 주파수가 높아지면 높아질 수록 지연 회로(70)를 지연되게 하는 저항 성분이 그 만큼 작아지게 된다. 따라서, 정보 전위(D1과 D2) 사이의 위상차가 작아진다.

제14(b)도는 동작 기간이 상대적으로 긴 경우에 신호 분할 회로(14′)의 동작을 도시한 것이다. 제14(c)도는 동작 기간이 상대적으로 짧은 경우에 신호 분할 회로(14′)의 동작을 도시한 것이다. 신호 분할 회로(14′)에 따르면, 양자의 경우 정보 전위(D2)의 전위의 천이는 다음 사이클에 영향을 끼치지 않고서도 정보 전위(D1과 D2) 사이의 위상차를 충분히 유지하면서 한 사이클의 종료 전에 완료된다. 이것은 동작 주파수에 따른 최적 신호 분할이 가능하다는 것을 의미한다.

지연 회로(70)의 저항 성분은 NMOS 트랜지스터(75)의 온 저항(on-resistance)에 국한되지 않는다. 저항을 갖는 장치는 지연 회로(70)의 저항 성분으로서 NMOS 트랜지스터(75)에 대해 병렬 또는 직렬로 배치될 수 있다.

더욱이, NMOS 트랜지스터(75) 대신에, 저항 및/또는 용량이 동작 주파수에 따라서 변하는 장치는 동작 주파수에 따라서 지연 회로(70)의 지연 시간을 조절하기 위한 구성 요소로서 이용될 수 있다.

본 발명에 따른 신호 전송 회로는 높은 잡음 저항에 따른 장점을 갖고 있으므로, 잡음 마진을 제공한다. 더욱이, 기준 전위 및 신호 전위(즉, 상보 데이터)는 단일 신호 라인만을 이용함으로써 전송될 수 있기 때문에, 신호 전송 회로의 배치 면적이 작아도 된다는 장점이 있다. 더욱이, 단일 신호 라인을 통해 전송된 진폭이 작기 때문에, 신호 전송 회로의 소비 전력이 적다는 장점이 있다.

상술한 바와 같이, 본 발명에 따른 신호 전송 회로는 적은 소비 전력, 작은 배치 면적 및 높은 잡음 저항에 관한 3가지 특징을 동시에 실현한다는 점에서 종래의 신호 전송 회로보다 우수하다.

당업자들은 본 발명의 사상 및 범위로부터 벗어나지 않으면서, 다수의 다른 수정안들이 있어 쉽게 이를 수 있다는 것을 알 수 있을 것이다. 따라서 첨부한 청구 범위는 본 명세서에 기재된 설명에만 국한시켜서는 안되며 넓게 해석해야 한다.

Claims

단일 신호 라인을 구동하는 구동기 회로에 있어서, 제1기간 중에 기준 전위를 상기 단일 신호 라인으로 출력하는 제1출력부와, 제2기간 중에 제1정보 전위 및 제2정보 전위들 중 하나의 전위를 입력 신호에 따라서 상기 단일 신호 라인에 출력하는 제2출력부를 포함하며, 상기 제1 기간 및 상기 제2 기간은 주기적으로 교대로 반복되는 구동기 회로.
제1항에 있어서, 상기 제1출력부 및 상기 제2출력부 각각은 클럭 신호에 의해 제어되는 구동기 회로.
제1신호 라인을 통해 전송된 신호를 수신하는 수신기 회로에 있어서, 소정의 용량을 갖는 제2신호 라인과, 소정의 용량을 갖는 제3신호 라인과, 제1기간 중에 상기 제1신호 라인 및 상기 제2신호 라인을 접속하고, 제2기간 중에 상기 제1신호 라인 및 상기 제3신호 라인을 접속하는 제어부를 포함하는 수신기 회로.
제3항에 있어서, 상기 제어부는 상기 제1신호 라인 및 상기 제2신호 라인을 접속하는 제1스위치와, 상기 제1신호 라인 및 상기 제3신호 라인을 접속하는 제2스위치를 포함하며, 상기 제1스위치 및 제2스위치는 클럭 신호에 의해 제어되는 수신기 회로.
제4항에 있어서, 상기 클럭 신호는 상기 제1신호 라인을 통해 전송된 상기 신호에 동기하는 수신기 회로.
제3항에 있어서, 상기 제2신호 라인의 전위와 상기 제3신호 라인의 전위 사이의 전위차를 증폭하는 증폭기를 더 포함하는 수신기 회로.
제6항에 있어서, 상기 증폭기는 상기 증폭기의 출력을 유지하는 유지 회로를 포함하는 수신기 회로.
제1신호 라인을 통해 전송된 신호를 수신하는 수신기 회로에 있어서, 제2신호 라인과, 제3신호 라인과, 소정 시간만큼 지연시켜 상기 제1신호 라인을 통해 상기 제3신호 라인으로 전송된 상기 신호의 전위를 전송하는 지연 회로를 포함하며, 상기 제2신호 라인은 상기 제1신호 라인에 직접 접속되고, 제3신호 라인은 상기 지연 회로를 통해 상기 제1신호 라인에 접속되는 수신기 회로.
제8항에 있어서, 클럭 신호에 따라서 상기 지연 시간을 조절하는 조절 회로를 더 포함하는 수신기 회로.
제8항에 있어서, 상기 제2신호 라인의 전위와 상기 제3신호 라인의 전위 사이의 전위차를 증폭하는 증폭기를 더 포함하는 수신기 회로.
제10항에 있어서, 상기 증폭기의 출력을 유지하는 유지 회로를 포함하는 수신기 회로.
제1신호 라인, 상기 제1신호 라인을 구동하는 구동기 회로, 상기 제1신호 라인을 통해 전송된 신호를 수신하는 수신기 회로를 포함하는 신호전송 회로에 있어서, 상기 구동기 회로는, 제1기간 중에 기준 전위를 상기 제1신호 라인으로 출력하는 제1출력부와, 제2기간 중에 입력 신호에 따라서 제1정보 전위 및 제2정보 전위들 중 하나의 전위를 출력하는 제2출력부를 포함하고, 상기 수신기 회로는, 소정의 용량을 갖는 제2신호 라인과, 소정의 용량을 갖는 제3신호 라인과, 제3기간 중에 상기 제1신호 라인 및 상기 제2신호 라인을 접속하고, 제4기간 중에 상기 제1신호 라인 및 상기 제3신호 라인을 접속하는 제어부를 포함하는 신호 전송 회로.
제12항에 있어서, 상기 제1신호 라인을 통해 전송된 상기 신호는 상기 제3기간 및 제4기간이 전환되는 타이밍에 동기하는 신호 전송 회로.
제1신호 라인, 상기 제1신호 라인을 구동하는 구동기 회로, 상기 제1신호 라인을 통해 전송된 신호를 수신하는 수신기 회로를 포함하는 신호 전송 회로에 있어서, 상기 구동기 회로는, 제1정보 전위 및 제2정보 전위들 중 하나의 전위를 입력 신호에 따라서 상기 제1신호 라인으로 출력하고, 상기 수신기 회로는, 소정의 용량을 갖는 제2신호 라인과, 소정의 용량을 갖는 제3신호 라인과, 제1기간 중에 상기 제1신호 라인 및 상기 제2신호 라인을 접속하고, 제2기간 중에 상기 제1신호 라인 및 상기 제3신호 라인을 접속하는 제어부를 포함하는 신호 전송 회로.
제14항에 있어서, 상기 제1신호 라인을 통해 전송된 상기 신호는 상기 제1기간 및 상기 제2기간이 전환되는 타이밍에 동기하는 신호 전송 회로.
제1신호 라인, 상기 제1신호 라인을 구동하는 구동기 회로, 상기 제1신호 라인을 통해 전송된 신호를 수신하는 수신기 회로를 포함하는 신호 전송 회로에 있어서, 상기 구동기 회로는, 제1기간 중에 기준 전위를 상기 제1신호 라인으로 출력하는 제1출력부와, 제1정보 전위 및 제2정보 전위들 중 하나의 전위를 입력 신호에 따라서 상기 제1신호 라인으로 출력하는 제2출력부를 포함하고, 상기 수신기 회로는, 제2신호 라인과, 제3신호 라인과, 소정 시간만큼 지연시켜 상기 제1신호 라인을 통해 상기 제3신호 라인으로 전송된 상기 신호의 전위를 전송하는 지연 회로를 포함하며, 상기 제2신호 라인은 상기 제1신호 라인에 직접 접속되고, 상기 제3신호 라인은 상기 지연 회로를 통해 상기 제1신호 라인에 접속되는 신호 전송 회로.
제1신호 라인, 상기 제1신호 라인을 구동하는 구동기 회로, 상기 제1신호 라인을 통해 전송된 신호를 수신하는 수신기 회로를 포함하는 신호 전송 회로에 있어서, 상기 구동기 회로는 제1정보 전위 및 제2정보 전위들 중 하나의 전위를 입력 신호에 따라서 상기 제1신호 라인으로 출력하고, 상기 수신기 회로는, 제2신호 라인과, 제3신호 라인과, 소정 시간만큼 지연시켜 상기 제1신호 라인을 통해 상기 제3신호 라인으로 전송된 상기 신호의 전위를 전송하는 지연 회로를 포함하며, 상기 제2신호 라인은 상기 제1신호 라인에 직접 접속되고, 상기 제3신호 라인은 상기 지연 회로를 통해 상기 제1신호 라인에 접속되는 신호 전송 회로.