KR20070043594A

KR20070043594A - 신호전송회로

Info

Publication number: KR20070043594A
Application number: KR1020060078773A
Authority: KR
Inventors: 유스케 도쿠나가; 시로 사키야마; 시로 도쇼; 야스유키 도이; 마코토 핫토리
Original assignee: 마츠시타 덴끼 산교 가부시키가이샤
Priority date: 2005-10-20
Filing date: 2006-08-21
Publication date: 2007-04-25
Also published as: TW200729721A; JP2007116416A; US7388405B2; US20070090859A1

Abstract

본 발명은, 종래의 단일 소스팔로워(source follower)에서의 구동능력 저하의 결점을 극복하여, 전압모드전송의 저소비전력성을 유지하면서 고속전송이 가능한 신호전송회로를 제공하는 것이다.

소스팔로워의 출력전압이 Low에서 어느 일정 전압으로 상승하는 시간은 바이어스전압에 의존하므로, 바이어스전압을 높여 출력전압의 수속전압을 높게 설정함으로써, 어느 전압까지 상승하는 시간을 단축할 수 있다. 여기에 입력데이터신호가 Low에서 Hi로 천이했을 때, 출력전압의 수속값이 소정의 Hi전압으로 되도록 바이어싱된 제 1 소스팔로워(20)와, 1클록주기 후에 같은 Hi전압으로 되도록 바이어싱된 제 2 소스팔로워(23)를 이용하여, 이들 2개의 소스팔로워(20, 23)를 적절한 타이밍으로 동작시킨다.

소스팔로워, 수속값, 강조데이터신호

Description

신호전송회로{SIGNAL TRANSMISSION CIRCUIT}

도 1은 본 발명의 제 1 실시예에 관한 신호전송회로의 구성을 나타내는 회로도.

도 2는 도 1 신호전송회로의 효과를 설명하기 위한 신호파형도.

도 3은 본 발명의 제 2 실시예에 관한 신호전송회로의 구성을 나타내는 블록도.

도 4는 도 3 중의 클록송신회로의 상세구성을 나타내는 회로도.

도 5는 도 3 중의 데이터 송신회로의 상세구성을 나타내는 회로도.

도 6은 본 발명의 제 3 실시예에 관한 신호전송회로의 구성을 나타내는 블록도.

도 7은 도 6 중의 클록송신회로의 상세구성을 나타내는 회로도.

도 8은 도 6 중의 데이터 송신회로의 상세구성을 나타내는 회로도.

도 9는 도 6 신호전송회로의 효과를 나타내는 신호파형도.

도 10은 본 발명의 제 4 실시예에 관한 신호전송회로의 구성을 나타내는 블록도.

도 11은 도 10 중의 더미송신회로, 제어회로 및 더미방전회로 각각의 상세구성을 나타내는 회로도.

도 12는 도 10 중의 제어신호 생성회로의 동작을 나타내는 타이밍도.

도 13은 도 10 중의 방전회로를 배치하지 않는 경우의 신호파형도.

도 14는 도 10 신호전송회로의 효과를 나타내는 신호파형도.

* 도면의 주요 부분에 대한 부호의 설명 *

5, 6 : 제 1 바이어스회로

10, 20, 110, 120, 210, 220, 310, 320, 410, 420, 510 : 제 1 소스팔로워

13, 23, 113, 123, 213, 223, 313, 323, 413, 423, 513 : 제 2 소스팔로워

18, 118, 318 : 제 2 바이어스회로

30, 31, 32 : Demp신호 생성회로

100, 300 : 클록송신회로 200, 400 : 데이터송신회로

500 : 더미송신회로 520 : 제어회로

521, 524 : 스위치 522 : 비교기

523 : 충전펌프 525 : 제어용량

540, 540a, 540b : 방전회로 541 : 가변지연인버터

542, 543 : 스위칭 트랜지스터 560 : 제어신호 생성회로

CLK : 클록신호 Demp : 강조데이터신호

DIN : 입력데이터신호 L : 전송로

R : 종단저항 Vhi : 송신끝단 Hi전압

Vpp1 : 송신끝단 Hi전압의 최대값 Vpp2 : 수신끝단 Hi전압의 수속값

본 발명은, 예를 들어 반도체집적회로간의 신호전송기술에 관한 것이다.

종래, 저소비전력이며 저진폭의 신호전송회로로서, 단일 소스팔로워를 이용하는 전압모드의 회로가 알려져 있다(특허문헌1; 일특개평 6-45547호 공보 참조).

다른 종래 기술에 의하면, 저진폭이며 고속의 출력신호를 얻을 수 있도록, 푸쉬풀 구성인 2개의 N채널 MOS트랜지스터와, 출력신호를 풀업 트랜지스터로 피드백 시키는 1개의 NOR회로로 출력버퍼회로가 구성된다(특허문헌2; 미국특허 제 5661415호 명세서 참조).

또한 고속전압모드의 차동출력구동기에 에지강조회로를 부가시키는 기술도 알려져 있다(특허문헌3; 미국특허 제 6624670호 명세서 참조).

단일 소스팔로워를 이용한 종래의 회로에서는, 논리고전압(Hi전압)을 송신할 때, 당해 소스팔로워를 구성하는 N채널 MOS트랜지스터의 게이트 소스간 전압이 당해 N채널 MOS트랜지스터의 임계값 전압까지 저하됨으로써 구동능력이 저하되어, 전송속도가 떨어지는 결점이 있다.

본 발명의 목적은, 종래의 구동능력 저하의 결점을 극복하여, 전압모드 전송의 저소비전력성을 유지하면서, 고속전송이 가능한 신호전송회로를 제공하는 데 있다.

상기 목적을 달성하기 위해 본 발명은, 전송로를 전압모드로 구동시키는 신호전송회로에 있어서, 각각 MOS트랜지스터로 구성된 제 1 및 제 2 소스팔로워와, 제 1 소스팔로워에 제 1 바이어스전압을 인가하는 제 1 바이어스회로와, 제 2 소스팔로워에 제 1 바이어스전압과는 다른 제 2 바이어스전압을 인가하는 제 2 바이어스회로와, 입력데이터신호가 제 1 논리값에서 제 2 논리값으로 천이한 시점에서 1클록만큼의 기간을 나타내는 강조데이터신호를 생성하는 회로를 구비하며, 제 1 소스팔로워는 입력데이터신호에 대응하고, 제 2 소스팔로워는 강조데이터신호에 대응하여 각각 전송로를 구동시키기로 하는 것이다

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부 도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.

(실시예)

이하, 본 발명의 실시예를 도면에 기초하여 상세히 설명하기로 한다.

제 1 실시예

도 1은, 본 발명의 제 1 실시예에 관한 신호전송회로의 구성을 나타낸다. 도 1의 신호전송회로는, 각각의 전송로(L)에 클록신호를 송신하기 위한 클록송신회로와 데이터신호를 송신하기 위한 데이터송신회로를 갖는 싱글엔드(single end) 출력형식의 회로이며, 각 전송로(L)가 전압모드에서 구동되는 것이다.

클록송신회로는, 각각 N채널 MOS트랜지스터로 구성된 제 1 및 제 2 소스팔로워(10, 13)와, 각각 N채널 MOS트랜지스터로 구성된 제 1, 제 2, 및 제 3 스위칭트랜지스터(11, 12, 14)를 구비한다. 제 1 소스팔로워(10)의 드레인은 전원(Vdd)에, 제 1 소스팔로워(10)의 소스는 제 1 스위칭트랜지스터(11)를 개재하고 송신끝단에 각각 접속된다. 또 제 2 소스팔로워(13)의 드레인은 전원(Vdd)에, 제 2 소스팔로워(13)의 소스는 제 3 스위칭트랜지스터(14)를 개재하고 송신끝단에 각각 접속된다. 송신끝단은, 제 2 스위칭트랜지스터(12)를 개재하고 접지된다. 제 1 소스팔로워(10)의 게이트에는 제 1 바이어스전압(Vbias1)이 인가되며, 제 2 소스팔로워(13)의 게이트에는 제 1 바이어스전압(Vbias1)과 다른 제 2 바이어스전압(Vbias2)이 인가된다. 또 제 1 및 제 3 스위칭트랜지스터(11, 14)의 게이트에는 클록(CLK)신호가, 제 2 스위칭트랜지스터(12)의 게이트에는 반전된 클록신호가 각각 부여된다.

데이터송신회로는, 각각 N채널 MOS트랜지스터로 구성된 제 1 및 제 2 소스팔로워(20, 23)와, 각각 N채널 MOS트랜지스터로 구성된 제 1, 제 2, 및 제 3 스위칭트랜지스터(21, 22, 24)를 구비한다. 제 1 소스팔로워(20)의 드레인은 전원(Vdd)에, 제 1 소스팔로워(20)의 소스는 제 1 스위칭트랜지스터(21)를 개재하고 송신끝단에 각각 접속된다. 또 제 2 소스팔로워(23)의 드레인은 전원(Vdd)에, 제 2 소스팔로워(23)의 소스는 제 3 스위칭트랜지스터(24)를 개재하고 송신끝단에 각각 접속된다. 송신끝단은, 제 2 스위칭트랜지스터(22)를 개재하고 접지된다. 제 1 소스팔로워(20)의 게이트에는 제 1 바이어스전압(Vbias1)이 인가되며, 제 2 소스팔로워(23)의 게이트에는 제 2 바이어스전압(Vbias2)이 인가된다. 또 제 1 스위칭트랜지스터(21)의 게이트에는 입력데이터(DIN)신호가, 제 2 스위칭트랜지스터(22)의 게이트에는 반전된 입력데이터신호가, 제 3 스위칭트랜지스터(24)의 게이트에는 강조데이터(Demp)신호가 각각 부여된다. 즉, 제 1 소스팔로워(20)는 DIN신호에 따라, 제 2 소스팔로워(23)는 Demp신호에 따라, 각각 전송로(L)를 구동시킨다. 여기서 DIN신호는, CLK신호에 동기한 순차데이터신호(serial data signal)이다.

도 1에는, 또 제 1 바이어스전압(Vbias1)을 생성하기 위한 제 1 바이어스회로(5)와, 제 2 바이어스전압(Vbias2)을 생성하기 위한 제 2 바이어스회로(18)가 도시된다. 제 1 바이어스회로(5)는, 1개의 P채널 MOS트랜지스터(1)와, 1개의 N채널 MOS트랜지스터(2)와, 1개의 저항(3)과, 1개의 차동증폭기(4)로 구성된다. 차동증폭기(4)의 반전입력은, 미리 설정된 송신끝단 Hi전압(Vhi)으로 고정된다. 제 2 바이어스회로(18)는, 클록송신회로의 송신끝단 전압의 평균값을 검출하기 위한 저항(15) 및 용량(16)과, 1개의 차동증폭기(17)로 구성된다. 차동증폭기(17)의 반전입력은, Vhi의 절반 전압으로 고정된다.

제 1 바이어스회로(5)는, DIN신호가 Low에서 Hi로 천이했을 때의 제 1 소스팔로워(10, 20) 출력전압의 수속값이 Vhi로 되도록 제 1 바이어스전압(Vbias1)을 결정한다. 한편, 제 2 바이어스회로(18)는, DIN신호가 Low에서 Hi로 천이했을 때의 제 1 소스팔로워(10, 20) 출력전압의 수속값인 Vhi의 절반과, 클록송신회로 출력전압의 평균값이 거의 같아지도록 제 2 바이어스전압(Vbias2)을 결정한다. 이와 같이 하여 제 1 바이어스전압(Vbias1) 및 제 2 바이어스전압(Vbias2)은, DIN신호가 Low에서 Hi로 천이했을 때의 제 1 소스팔로워(10, 20) 출력전압의 수속값과, DIN신호가 Low에서 Hi로 천이된 후에 1클록만큼의 기간이 경과한 시점의 제 2 소스팔로워(13, 23) 출력전압이 거의 같아지도록 각각 결정된다.

도 1에는, 또한 강조데이터(Demp)신호를 생성하기 위한 Demp신호 생성회 로(30)가 도시된다. 이 Demp신호 생성회로(30)는,

Demp(n)=not(Din(n-1)) and DIN(n)에 따라, DIN신호가 Low(논리값0)에서 Hi(논리값1)로 천이된 시점에서 1클록만큼의 기간을 나타내는 Demp신호를 생성한다. 즉, 입력데이터신호계열(DIN(n))의 연속된 Hi기간 중 처음의 1클록 기간만 Demp신호가 Hi로 된다.

도 2의 (a)∼(c)는, 도 1의 신호전송회로의 효과를 설명하기 위한 신호파형도이다. 도 2의 (a)는 제 1 소스팔로워(20)의 상승파형을, 도 2의 (b)는 제 2 소스팔로워(23)의 상승파형을 각각 나타낸다. 여기서는 CLK신호의 1주기, 즉 1클록만큼의 기간길이를 T로 한다.

도 2의 (a)에 의하면, DIN신호가 Low에서 Hi로 천이했을 때의 제 1 소스팔로워(20) 출력전압의 수속값이 Vhi로 됨을 알 수 있다. 이 수속값(Vhi)은, 제 1 바이어스전압(Vbias1)과, 제 1 소스팔로워(20)를 구성하는 N채널 MOS트랜지스터의 임계값 전압 차와 거의 같다. 한편 도 2의 (b)에 의하면, DIN신호가 Low에서 Hi로 천이된 후에 1T 기간이 경과한 시점의 제 2 소스팔로워(23) 출력전압이 Vhi로 되도록 제 2 바이어스전압(Vbias2)이 조정됐음을 알 수 있다. 일반적으로 소스팔로워의 출력전압 및 그 천이에 요하는 시간은 바이어스전압에 의존한다. 따라서 제 1 바이어스전압(Vbias1)보다 제 2 바이어스전압(Vbias2)을 높은 전압값으로 설정함으로써, 제 2 소스팔로워(23)의 출력전압 상승을 제 1 소스팔로워(20)보다 빠르게 하는 것이다. 단, 제 2 소스팔로워(23)에 의한 데이터송신끝단의 구동은, Demp신호에 의해, DIN신호가 Low에서 Hi로 천이된 시점에서 1T 기간으로 한정된다. 그 결과 도 2 의 (c)와 같은 합성출력파형이 되어, 종래의 단일 소스팔로워 구동의 신호전송회로에서는 실현할 수 없는 고속의 출력신호계열을 얻을 수 있다.

여기서, DIN신호가 Low에서 Hi로 천이된 시점에서 1T 기간의 제 1 소스팔로워(20)에 의한 데이터송신끝단의 구동을 정지시키고, 제 2 소스팔로워(23)만으로 데이터송신끝단을 구동시키는 것으로 해도 된다.

제 2 실시예

도 3은 본 발명의 제 2 실시예에 관한 신호전송회로의 구성을 나타낸다. 이는 상기 제 1 실시예를 차동출력 형식으로 변경한 것이다. 도 3에서, 100은 차동출력 구성의 클록송신회로이며, 200은 차동출력 구성의 데이터송신회로이다. 도 3에는, 또한 정상(正相)회로용 강조데이터(Demp1)신호를 생성하기 위한 Demp신호 생성회로(31)와, 역상(逆相)회로용 강조데이터(Demp2)신호를 생성하기 위한 Demp신호 생성회로(32)가 도시된다. Demp1신호는 입력데이터신호계열(DIN(n))의 연속된 Hi기간 중 처음의 1클록만큼의 기간만 Hi로 되며, Demp2신호는 입력데이터신호계열(DIN(n))을 반전시킨 신호계열의 연속된 Hi기간 중 처음의 1클록만큼의 기간만 Hi로 된다. 제 1 바이어스전압(Vbias1)을 생성하기 위한 제 1 바이어스회로(5)의 구성은 도 1과 동일하다.

도 4는 도 3 중의 클록송신회로(100)의 상세구성을 나타낸다. CLK신호에 응답하는 정상회로는 제 1 및 제 2 소스팔로워(110, 113)와, 3개의 스위칭트랜지스터(111, 112, 114)로 구성되며, 반전된 CLK신호에 응답하는 역상회로는 제 1 및 제 2 소스팔로워(120, 123)와, 3개의 스위칭트랜지스터(121, 122, 124)로 구성된다. 제 2 바이어스전압(Vbias2)을 생성하기 위한 제 2 바이어스회로(118)는, 정상회로의 송신끝단전압과 역상회로의 송신끝단전압을 이용하여 평균전압을 검출하기 위한 저항(115, 125) 및 용량(116)과, 1개의 차동증폭기(117)로 구성된다. 차동증폭기(117)의 반전입력은, Vhi의 절반 전압으로 고정된다.

도 5는, 도 3 중의 데이터송신회로(200)의 상세구성을 나타낸다. DIN신호에 응답하는 정상회로는 제 1 및 제 2 소스팔로워(210, 213)와, 3개의 스위칭트랜지스터(211, 212, 214)로 구성되며, 반전된 CLK신호에 응답하는 역상회로는 제 1 및 제 2 소스팔로워(220, 223)와, 3개의 스위칭트랜지스터(221, 222, 224)로 구성된다.

제 2 실시예에 의하면, 제 1 실시예와 마찬가지의 효과가 차동출력형식에서 얻어진다.

제 3 실시예

전송로 컷오프 주파수 이상의 전송주파수로 차동신호를 송신하는 경우, 전송로의 필터특성에 의한 신호파형 진폭의 감소가 중요한 과제가 된다. Hi와 Low가 교대로 1T마다 바뀌는 파형은 수신끝단에서 진폭이 작은 파형으로 되며, 그 중간값은 Hi와 Low 전압의 중심값이 된다. 한편, Low가 당분간 이어진 후 Hi로 상승되고 그 1T 후에 다시 Low로 하강하는 송신파형에서, 수신끝단 전압은 Low에서 Hi로 상승하고자 하는 도중에 다시 Low로 되돌려진다. 즉 Hi와 Low가 교대로 1T마다 바뀌는 신호파형과, Low가 지속된 상태에서 Hi로 상승하는 신호파형에서는, 상승 초기값이 전자가 높고 후자가 낮다. 당연히 후자는 수신회로의 임계값 전압까지 파형이 상승되는 시간이 전자보다 길어지며, 이는 수신회로에서 타이밍오차(=지터(jitter))로 나타난다. 제 3 실시예는 이 문제에의 대책을 강구한 것이다.

도 6은 본 발명의 제 3 실시예에 관한 신호전송회로의 구성을 나타내는 것이다. 도 6에서, 300은 차동출력 구성의 클록송신회로이며, 400은 차동출력 구성의 데이터송신회로이다. 도 6 중의 전송로(L)는, 송신끝단에서 클록펄스열을 제 1 전압(Vpp1)으로 송신한 신호파형이 수신끝단에서 제 2 전압(Vpp2)으로 감쇠되는 특성을 갖는 것으로 한다. 또 수신끝단에는 비교적 커다란 저항값(수백Ω∼수㏀)을 갖는 종단저항(R)이 배치된다. 또한 본 실시예의 제 1 바이어스회로(6)에서는, 차동증폭기(4)의 반전입력전압이 Vpp2로 설정되며, 또 저항(3)의 저항값을 종단저항(R)과 같게 한다.

도 7은, 도 6 중의 클록송신회로(300)의 상세구성을 나타낸다. CLK신호에 응답하는 정상회로는 제 1 및 제 2 소스팔로워(310, 313)와, 3개의 스위칭트랜지스터(311, 312, 314)로 구성되며, 반전된 CLK신호에 응답하는 역상회로는 제 1 및 제 2 소스팔로워(320, 323)와, 3개의 스위칭트랜지스터(321, 322, 324)로 각각 구성된다. 제 2 바이어스전압(Vbias2)을 생성하기 위한 제 2 바이어스회로(318)는, 정상회로의 송신끝단전압과 역상회로의 송신끝단전압을 이용하여 평균전압을 검출하기 위한 저항(315, 325) 및 용량(316)과, 1개의 차동증폭기(317)로 구성된다. 차동증폭기(317)의 반전입력은, Vpp1의 절반 전압으로 고정된다.

도 8은, 도 6 중의 데이터송신회로(400)의 상세구성을 나타낸다. DIN신호에 응답하는 정상회로는 제 1 및 제 2 소스팔로워(410, 413)와, 3개의 스위칭트랜지스터(411, 412, 414)로 구성되며, 반전된 DIN신호에 응답하는 역상회로는 제 1 및 제 2 소스팔로워(420, 423)와, 3개의 스위칭트랜지스터(421, 422, 424)로 각각 구성된다.

도 9는, 도 6의 신호전송회로 효과를 나타내는 신호파형도이다. 도 6∼도 8을 이용하여 설명한 구성에 의해, 입력데이터신호계열(DIN(n))이 Hi일 때의 제 1 소스팔로워(410, 420) 출력전압의 수속값이 Vpp2로 되며, 또 입력데이터신호계열(DIN(n))이 Low에서 Hi로 바뀔 때 제 2 소스팔로워(413, 423)의 출력전압이 입력데이터신호계열(DIN(n))의 1T 기간에서 Vpp1까지 상승하도록, Vbias1 및 Vbias2가 결정된다. 즉 연속된 Hi기간의 1T 경과 이후의 송신끝단 전압을 적극적으로 Vpp2까지 하강시킴으로써, 수신끝단에서의 전압진폭을 Vpp2로 유지한다.

본 실시예에 의하면 Hi와 Low가 1T마다 교대로 바뀌는 신호파형에서도, 또 직류적으로 Hi가 연속되는 신호파형에서도, 수신끝단의 전압을 Vpp2로 억제하여 지터의 발생을 억제할 수 있다.

여기서 수신끝단의 종단저항(R)이 비교적 큰 저항값을 갖는 것으로 하므로, 이 종단저항(R)을 흐르는 전류에 의한 소비전력이 문제되는 일은 없다.

제 4 실시예

제 3 실시예보다 더욱 고속전송을 목적으로 하는 경우에는, Vpp1과 Vpp2의차가 커지는 점과, 기생용량의 방전시간과 비교해 1T의 시간이 짧아지는 점에 의해, 수신끝단 전압의 융기현상이 과제가 된다. 수신끝단 전압의 융기현상은, 송신끝단 기생용량에 쌓인 전하가 수신끝단 기생용량으로 유입됨에 따라 발생한다. 이 융기현상에 의해 수신끝단 전압의 변동이 커지면 지터를 발생시키는 커다란 원인이 된 다. 제 4 실시예는 이 문제에의 대책을 강구한 것이다.

도 10은, 본 발명의 제 4 실시예에 관한 신호전송회로의 구성을 나타낸다. 이는 데이터전송회로(400)의 송신끝단에 방전회로(540a, 540b)를 부가시킨 것이다. 도시하지는 않으나, 클록전송회로(300)의 송신끝단에도 마찬가지의 방전회로를 배치하면 좋다. 도 10에는 방전타이밍을 결정하기 위한 회로구성으로서, 더미송신회로(500)와, 제어회로(520)와, 더미방전회로(540)가 구성된다. 제어신호 생성회로(560)는 이들 회로를 제어하기 위한 신호를 생성하는 것이다.

도 11은, 도 10 중의 더미송신회로(500), 제어회로(520) 및 더미방전회로(540) 각각의 상세 구성을 나타낸다. 더미송신회로(500)는, 각각 N채널 MOS트랜지스터로 구성된 제 1 및 제 2 소스팔로워(510, 513)와, 각각 N채널 MOS트랜지스터로 구성된 제 1, 제 2 및 제 3 스위칭트랜지스터(511, 512, 514)를 구비한다. 제 1 소스팔로워(510)의 드레인은 전원(Vdd)에 접속되며, 제 1 소스팔로워(510)의 소스는 제 1 스위칭트랜지스터(511)를 개재하고 더미송신끝단에 접속된다. 또 제 2 소스팔로워(513)의 드레인은 전원(Vdd)에 접속되며, 제 2 소스팔로워(513)의 소스는 제 3 스위칭트랜지스터(514)를 개재하고 더미송신끝단에 접속된다. 더미송신끝단은, 제 2 스위칭트랜지스터(512)를 개재하고 접지된다. 제 1 소스팔로워(510)의 게이트에는 Vbias1이, 제 2 소스팔로워(513)의 게이트에는 Vbias2가 각각 인가된다. 또 제 1 및 제 3 스위칭트랜지스터(511, 514)의 게이트에는 CLK2 신호가, 제 2 스위칭트랜지스터(512)의 게이트에는 RST 신호가 각각 부여된다.

제어회로(520)는, Φ신호에 의해 개폐가 제어되는 2개의 스위치(521, 524) 와, 더미송신끝단의 전압과 Vpp2를 비교하는 비교기(522)와, 충전펌프(523)와, 제어용량(525)으로 구성되어 제어전압(Vbias3)을 출력한다. 더미방전회로(540)는, CLK3 신호에 응답하여 더미송신끝단의 전하를 인출하도록, 제어전압(Vbias3)의 공급을 받는 가변지연인버터(541)와, 2개의 스위칭트랜지스터(542, 543)로 구성된다. 도 10 중의 방전회로(540a, 540b)는, 도 11 중에 나타낸 더미방전회로(540)와 마찬가지 내부구성을 갖는다.

도 12는, 도 10 중의 제어신호 생성회로(560)의 동작을 나타내는 타이밍도이다. 제어신호 생성회로(560)는, CLK신호를 기초로, 전술한 CLK2신호, CLK3신호, RST신호 및 Φ신호를 생성한다.

더미송신회로(500)는, 단발(單發)펄스인 CLK2신호로 구동된다. 그 결과, 더미송신끝단의 기생용량은, 그 양단에 걸리는 전압이 Vpp1로 되도록 충전된다. CLK2신호 직후의 단발펄스인 CLK3신호로, 가변지연 인버터(541)에서 ON시간이 정해지는 더미방전회로(540)에 의해 더미송신끝단의 기생용량 전하가 인출된다. 그 후, CLK3신호 후에 Hi로 상승되는 Φ신호에 의해 제어회로(520)의 신호경로가 형성된다. 비교기(522)는, 더미송신끝단의 기생용량 전압과 Vpp2를 비교하여, 전자가 높으면 Low를, 역으로 후자가 높으면 Hi를 출력한다. 충전펌프(523)는, Low가 입력되면 어느 일정전류로 제어용량(525)의 전하를 인출하고, Hi가 입력되면 동일 전류값으로 제어용량(525)을 충전시킨다. 가변지연 인버터(541)는, Vbias3이 낮을수록 지연을 길게 하며, 역으로 Vbias3이 높을수록 지연을 짧게 한다. 가변지연 인버터(541)의 지연이 더미방전회로(540)의 ON시간이 된다. 여기서 더미송신끝단의 전압을 0으로 하므로, Φ신호가 Low로 되는 시각에 미리 RST신호를 Hi로 상승시킨다.

이상과 같이, 제어회로(520)는, 더미송신회로(500)에 의해 구동되는 더미송신끝단의 기생용량 전압과 Vpp2를 비교하고, 그 비교결과에 따라 데이터송신끝단과 더미송신끝단 쌍방의 전하량 조정시간을 제어하도록, 더미방전회로(540)와 함께 동작한다. 상세히 설명하자면 제어회로(520)는, 더미송신끝단의 기생용량 전압과 Vpp2를 비교기(522)로 비교하고, 그 결과 수신끝단 전압이 높으면 방전시간을 길게 하도록 제어하며, 역이면 방전시간을 짧게 하도록 제어한다. 매회 송신끝단 전압을 Vpp1로 충전시켜 이 제어를 반복함으로써, 점차 방전 직후의 송신끝단 전압은 Vpp2로 수속된다. 이 때의 Vbias3를 데이터송신회로(400)에 부가시킨 방전회로(540a, 540b)에 부여함으로써, 수신끝단 전압의 융기현상을 억제하기가 가능해진다.

도 13은, 도 10 중의 방전회로(540a, 540b)를 구성시키지 않는 경우의 신호파형도이다. 수신끝단 전압이 Vpp2보다 높은 전압까지 융기됨을 알 수 있다.

도 14는, 도 10의 신호전송회로 효과를 나타내는 신호파형도이다. 도 14에 나타내는 바와 같이, 송신끝단 기생용량의 전하가 수신끝단으로 흘러들지 않도록, 데이터 송신회로(400) 내의 제 2 소스팔로워가 전송로(L)를 구동시킨 직후에 송신끝단의 전하를 인출하도록, 방전회로(540a, 540b)에 의해 송신끝단에서 접지로 직접 방전하는 전류경로를 구성시킴으로써, 수신끝단으로 흘러드는 전류의 거의 모두를 송신끝단의 접지로 유입시킬 수 있어, 수신끝단 전압의 융기현상을 막을 수 있다. 또 도 14에 의하면, 수신끝단 전압의 상승이 1T 이내에 Vpp2로 수속된다. 따라서 Hi와 Low가 1T마다 교대로 바뀌는 신호파형에서도, 또 직류적으로 Hi가 연속되 는 신호파형에서도 수신끝단의 전압을 Vpp2로 억제하여 지터의 발생을 억제할 수 있다.

또 상기 각 실시예에 나타낸 구성에 대한 상보구성을 채용해도 된다. 구체적으로는, 제 1 및 제 2 소스팔로워를 P채널 MOS트랜지스터로 구성하고, DIN신호 및 Demp신호의 0과 1을 바꾸는 것이다.

일반적으로 소스팔로워의 출력전압 및 그 천이에 요하는 시간은, 바이어스전압에 의존한다. 따라서 본 발명에 의하면, 서로 다른 바이어스전압이 인가되는 제 1 및 제 2 소스팔로워를 준비하여, 저속동작 하는 제 1 소스팔로워를 입력데이터신호에 따라, 고속동작 하는 제 2 소스팔로워를 강조데이터신호에 따라 각각 동작시킴으로써, 전압모드에서 전송로를 고속으로 구동시킬 수 있다.

따라서 상기 설명해온 바와 같이, 본 발명에 관한 신호전송회로는, 종래의 단일 소스팔로워에서의 구동능력 저하 결점을 극복하여, 전압모드 전송의 저소비전력성을 유지하면서 고속전송이 가능해지므로, 반도체 집적회로간 등의 저소비전력 고속인터페이스 기술로서 유용하다.

예를 들어 액정패널의 구동기는, 유리기판 상에 형성된 고저항 배선을 구동시키는 관계상, 100MHz 정도의 비교적 낮은 컷오프 주파수를 갖는 전송로를 구동시켜야만 한다. 본 발명은 이와 같은 경우의 고속신호전송에도 적합하게 적용할 수 있다.

Claims

전송로를 전압모드에서 구동시키는 신호전송회로에 있어서,

각각 MOS트랜지스터로 구성된 제 1 및 제 2 소스팔로워와,

상기 제 1 소스팔로워에 제 1 바이어스전압을 인가하는 제 1 바이어스회로와,

상기 제 2 소스팔로워에 상기 제 1 바이어스전압과는 다른 제 2 바이어스전압을 인가하는 제 2 바이어스회로와,

입력데이터신호가 제 1 논리값에서 제 2 논리값으로 천이한 시점에서 1클록만큼의 기간을 나타내는 강조데이터신호를 생성하는 회로를 구비하며,

상기 제 1 소스팔로워는 상기 입력데이터신호에 대응하고, 상기 제 2 소스팔로워는 상기 강조데이터신호에 대응하여 각각 상기 전송로를 구동시키는 것을 특징으로 하는 신호전송회로.
제 1 항에 있어서,

상기 입력데이터신호가 상기 제 1 논리값에서 상기 제 2 논리값으로 천이했을 때의 상기 제 1 소스팔로워 출력전압의 수속값과, 상기 입력데이터신호가 상기 제 1 논리값에서 상기 제 2 논리값으로 천이한 후에 1클록만큼 기간이 경과한 시점의 상기 제 2 소스팔로워 출력전압이 실질적으로 같아지도록, 상기 제 1 및 제 2 바이어스전압이 결정되는 것을 특징으로 하는 신호전송회로.
제 2 항에 있어서,

상기 제 2 바이어스회로는, 상기 입력데이터신호가 상기 제 1 논리값에서 상기 제 2 논리값으로 천이했을 때의 상기 제 1 소스팔로워 출력전압의 수속값의 절반과, 클록송신회로 출력전압의 평균값이 실질적으로 같아지도록, 상기 제 2 바이어스전압을 결정하는 것을 특징으로 하는 신호전송회로.
제 1 항에 있어서,

차동출력구성의 데이터송신회로를 갖는 것을 특징으로 하는 신호전송회로.
제 4 항에 있어서,

상기 전송로는, 클록펄스열을 송신끝단에서 제 1 전압으로 송신한 신호파형이 수신끝단에서 제 2 전압으로 감쇠되는 특성을 가지며, 또 상기 수신끝단에 비교적 커다란 저항값을 갖는 종단저항을 구비하고,

상기 입력데이터신호가 상기 제 1 논리값에서 제 2 논리값으로 천이했을 때의 상기 제 1 소스팔로워 출력전압의 수속값이 상기 제 2 전압과 실질적으로 일치하며, 또 상기 입력데이터신호가 상기 제 1 논리값에서 제 2 논리값으로 천이한 후에 1클록만큼 기간이 경과된 시점의 상기 제 2 소스팔로워 출력전압이 상기 제 1 전압과 실질적으로 일치하도록, 상기 제 1 및 제 2 바이어스전압이 결정되는 것을 특징으로 하는 신호전송회로.
제 5 항에 있어서,

상기 데이터송신회로는, 상기 제 2 소스팔로워가 상기 전송회로를 구동시킨 직후에 상기 송신끝단의 전하량을 저감시키기 위한 회로를 갖는 것을 특징으로 하는 신호전송회로.
제 6 항에 있어서,

더미송신회로에 의해 구동되는 더미송신끝단의 전압과 상기 제 2 전압을 비교하고, 그 비교결과에 따라 상기 송신끝단과 상기 더미송신끝단 쌍방의 전하량 조정시간을 제어하기 위한 회로를 추가로 구비하는 것을 특징으로 하는 신호전송회로.
각각 MOS트랜지스터로 구성되며, 또 서로 다른 바이어스전압이 인가되는 제 1 및 제 2 소스팔로워에 의해 전송로를 전압모드에서 구동시키는 신호전송방법에 있어서,

입력데이터신호가 제 1 논리값에서 제 2 논리값으로 천이한 시점에서 1클록만큼의 기간에 상기 제 2 소스팔로워에 의해 상기 전송로를 소정의 전압까지 구동시키는 제 1 단계와,

상기 제 1 단계 후에 상기 제 1 소스팔로워에 의해 상기 전송로를 상기 소정의 전압으로 구동시키는 제 2 단계를 구비하는 것을 특징으로 하는 신호전송방법.