KR940006928Y1 - 임의의 초기값을 갖는 카운터회로 - Google Patents

Abstract

내용 없음.

Description

임의의 초기값을 갖는 카운터회로

제1도는 종래의 카운터 회로도.

제2도는 종래 카운터 회로에 따른 타이밍도.

제3도는 본 고안에 따른 임의의 초기값을 갖는 카운터 회로도.

제4도는 본 고안에 따른 플립플롭의 상세 회로도.

제5도는 본 고안에 따른 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

G₁∼G₆: 낸드게이트 1, 2 : 플립플롭

RS₁, RS₂: 리셋단 N₁∼N₄: 인버터

T₁∼T₄: 트랜스미션게이트

본 고안은 논리회로에 관한 것으로 특히 초기값을 가지고 카운팅을 하기에 적당하도록 한 카운터 회로에 관한 것이다.

종래 카운터 회로는 제1도에서와 같이 리셋(Reset)단을 가지며 2분주 회로로 동작하는 플립플롭(1, 2)으로 구성되어 클락입력(CK₁)의 네가티브에즈(Edge) 트리거하여 이때 클락(CK₁)을 클락입력으로 사용하고 리셋신호를 외부에서 인가한다.

상기 회로의 구성을 좀더 상세히 설명하면 리셋신호는 플립플롭(1, 2)의 리셋단자로 인가되고 플립플롭(1)의 클락단자(CK)에는 클락입력(CK₁)이 인가되고 플립플롭(1)의 Q단 출력인 A₄신호는 플립플롭(2)의 클락단자(k)로 인가되는 구성이다.

상기 구성회로의 동작상태를 제2도의 타이밍도를 참조하여 상세히 설명하면, 제2도에서와 같이 리셋(reset)신호가 "0"에서 "1"로 셋팅되고 클락입력(CK₁)이 클락단(CK)에 인가되면 카운터인 제1도 플립플롭(1)의 Q단 출력은 제2도의 A₀신호와 같이 2분주 되고 2분주된 신호(A₀)가 다시 플립플롭(2)의 클락단(CK)으로 인가되므로 플립플롭(2)의 Q단 출력은 플립플롭(1)의 Q단 출력(A₀)이 다시 2분주된(즉 초기클락이 4분주) 제2도의 "A₁"신호와 같아진다.

그런데 상기와 같은 종래의 카운터 회로에서 초기상태는 항상 플립플롭(1, 2)의 Q단 출력 즉, A₀, A₁은 '0'((A₀, A₁)=(0, 0))에서 밖에 동작할 수 없는 단점이 있었다.

본 고안은 이러한 단점을 해결하기 위해 안출된 것으로 첨부도면을 참조하여 상세히 설명하면 다음과 같다.

본 고안은 제3도에서와 같이 제1클럭신호(CK₁)와 제1입력신호(A₁)를 논리곱 연산하는 제1낸드게이트(G₂)와, 제1클럭신호(CK₁)와 제2입력신호(A₀)를 논리곱 연산하는 제2낸드게이트(G₄)와, 상기 제1낸드게이트(G₂)의 출력과 제1클럭신호(CK₁)를 논리곱 연산하는 제3낸드게이트(G₁)와, 상기 제2낸드게이트(G₄)의 출력신호와 제1클럭신호(CK₁)를 논리곱 연산하는 제4낸드게이트(G₃)와, 상기 제1낸드게이트(G₂)의 출력신호를 제1리셋신호로 하고 제2낸드게이트(G₄)의 출력신호를 제2리셋신호로 하여 제2클럭신호(CK₂)에 의해 2분주하는 제1플립플롭(1)과, 상기 제3낸드게이트(G₁)의 출력신호를 제1리셋신호로 하고 제4낸드게이트(G₃)의 출력신호를 제2리셋신호로 하여 상기 제1플립플롭(1)의 출력신호에 의해 2분주하는 제2플립플롭(2)을 포함하여 구성됨을 특징으로 한다.

이를 좀더 상세히 설명하면, 제1클럭입력신호(CK₁)가 낸드게이트(G₁∼G₄)의 인, 입력단자로 인가되고 'A₁'입력은 낸드게이트(G₂)의 다른 한측입력이 되며 'A₀'입력은 낸드게이트(G₄)의 다른 한측 입력이 되고 낸드게이트(G₂)의 출력은 낸드게이트(G₁)의 한측입력이 되는 동시에 제1플립플롭(1)의 제1리셋(RS₁)단으로 인가되고 낸드게이트(G₁)의 출력은 제1플립플롭(1)의 제2리셋(RS₂)단으로 인가되며 낸드게이트(G₄)의 출력은 낸드게이트(G₃)의 나머지 한측 입력이 되는 동시에 제1플립플롭(2)의 제1리셋(RS₁)단으로 인가되므로 낸드게이트(G₃)의 출력은 제1플립플롭(2)의 제2리셋(RS₂)으로 인가되며 제1플립플롭(1)의 클락단(CK)에는 제2클락신호(CK₂)가 인가되고 제1플립플롭(1)의 Q단 출력(K₀)은 제2플립플롭(2)의 클락단(CK)에 인가되고 제2플립플롭(2)의 Q출력단에는 'K₁'가 출력되는 구성이다.

제4도는 2분주 회로인 플립플롭(1, 2)의 상세회로도로서 클럭단(CK)이 인버터(N₁)를 거쳐 인버터(N₂)로 연결되는 동시에 트랜스 미션게이트(T₁, T₄)의 반전게이트단과 트랜스 미션게이트(T₂, T₃)의 게이트단에 공통연결되며 인버터(N₂)의 출력은 트랜스 미션게이트(T₁, T₄)의 게이트단과 트랜스 미션게이트(T₂, T₃)의 반전게이트단과 연결되며 트랜스 미션게이트(T₁)의 일측단은 트랜스 미션게이트(T₄)의 일측단과 낸드게이트(G₆)의 출력단에 공통연결되고 트랜스 미션게이트(T₁)의 다른 일측은 인버터(N₃)를 거쳐 인버터(N₄)와 트랜스 미션게이트(T₃)의 일측단에 공통연결되는 동시에 트랜스 미션게이트(T₂)를 거쳐 인버터(N₃)의 출력과 연결되고 트랜스 미션게이트(T₃)의 다른 일측은 트랜스 미션게이트(T₄)의 일측단과 연결되는 동시에 낸드게이트(G₃)의 한측 입력으로 연결되고 낸드게이트(G₅)의 다른한측 입력에는 리셋(RS₁)신호가 인가되고 낸드게이트(G₅)의 출력(Q)은 낸드게이트(G₆)의 한측입력으로 연결되고 낸드게이트(G₆)의 다른한측입력에는 리셋트(RS₂)가 인가되는 구성이다.

상기 구성회로의 동작상태를 첨부도면 제5도를 참조하여 설명하면 다음과 같다. 입력 'A₁'를 '1'로 하여 낸드게이트(G₂)로 인가하고 입력 'A₀'을 0로 하여 낸드게이트(G₄)로 인가한다.

그리고 제1클락신호(CK₁)은 '1'로 변환시키면 낸드게이트(G₁)는 '1'을 출력하고 낸드게이트(G₂)는 '0'을 출력하게 되고 따라서 낸드게이트(G₃)도 '0'를 출력하고 낸드게이트(G₄)는 '1'을 출력하게 된다.

그러면 낸드게이트(G₁)의 출력은 제1플립플롭(1)의 제2리셋(RS₂)단으로 인가되고 낸드게이트(G₂)의 출력은 제1플립플롭(1)의 제1리셋(RS₁)단으로 인가되며 낸드게이트(G₃)의 출력은 제2플립플롭(2)의 제2리셋(RS₂)단으로 인가되고 낸드게이트(G₄)의 출력은 제2플립플롭(2)의 제1리셋(RS₁)단으로 인가되어 네가티브에즈트리거 2분주 회로 즉 플립플롭(1, 2)의 출력값을 'K₀=0, K₁='로 셋팅시킨다.

그다음 제1클락신호(CK₁)의 값이 '0'가 되고, 제2클락입력(CK₂)를 타이밍도에서와 같이 인가하면 낸드게이트(G₁, G₄)를 '1'(하이)를 출력하고 낸드게이트(G₂, G₃)는 '0'(로우)를 출력하여 플립플롭(1, 2)의 리셋단(RS₁, RS₂)으로 인가되면 제3도의 카운터 회로의 출력(K₀, K₁)은 제5도에서와 같이 초기값을 가진 상태에서 카운팅을 해나가게 된다.

따라서 본 고안은 카운터 회로의 초기값을 변화시킴으로서 원하는 값에서 부터 카운팅을 할 수 있는 효과가 있다.

Claims (1)

1. 제1클럭신호(CK₁)와 제1입력신호(A₁)를 논리곱 연산하는 제1낸드게이트(G₂)와, 제1클럭신호(CK₁)와 제2입력신호(A₀)를 논리곱 연산하는 제2낸드게이트(G₄)와, 상기 제1낸드게이트(G₂)의 출력과 제1클럭신호(CK₁)를 논리곱 연산하는 제3낸드게이트(G₁)와, 상기 제2낸드게이트(G₄)의 출력신호와 제1클럭신호(CK₁)를 논리곱 연산하는 제4낸드게이트(G₃)와, 상기 제1낸드게이트(G₂)의 출력신호를 제1리셋신호로 하고 제2낸드게이트(G₄)의 출력신호를 제2리셋신호로 하여 제2클럭신호(CK₂)에 의해 2분주하는 제1플립플롭(1)과, 상기 제3낸드게이트(G₁)의 출력신호를 제1리셋신호로 하고 제4낸드게이트(G₃)의 출력신호를 제2리셋신호로 하여 상기 제1플립플롭(1)의 출력신호에 의해 2분주하는 제2플립플롭(2)을 포함하여 구성됨을 특징으로 하는 임의로 초기값을 갖는 카운트 회로.