KR200148592Y1

KR200148592Y1 - 모드변환 리셋회로

Info

Publication number: KR200148592Y1
Application number: KR2019930004082U
Authority: KR
Inventors: 이상원
Original assignee: 구본준; 엘지반도체주식회사
Priority date: 1993-03-19
Filing date: 1993-03-19
Publication date: 1999-06-15
Also published as: KR940023686U

Abstract

본 고안은 모드변환 리셋회로에 관한것으로, 종래 회로는 높은 속도에서 지연부의 인버터들이 입력신호를 많이 지연시키지 못하므로 모드 변환시 리셋구간에서 글리치(glich) 현상이 발생되는 문제점이 있었다.

본 고안은 이와같은 종래회로의 문제점을 감안하여 입력단자를 통해 입력된 신호와 래치를 통해 출력된 신호를 비교하여 리셋신호를 발생시키는 모드변환 리셋회로를 안출한 것이다.

Description

모드변환 리셋회로

제1도는 종래 모드변환 리셋회로도.

제2도는 본 고안 모드변환 리셋회로의 일 실시예의 구성을 보인 회로도.

* 도면의 주요부분에 대한 부호의 설명

40 : 데이터 입력부 50 : 제1래치부

61a∼61d : 배타적 오아게이트 62a, 62b : 노아게이트

63a, 63b : 낸드게인트 70 : 분주부

80 : 제2래치부 90 : 인버터

41∼44,51∼54,71∼74,81,82 : 디 플립플롭

본 고안은 모드변환 리셋회로에 관한 것으로, 특히 고속(High Speed) 동작에서도 리셋구간을 충분히 만들 수 있고, 카운터 회로의 로딩(Loading)을 시킬 수 있는 모드변환 리셋회로에 관한 것이다.

종래 모드변환 리셋회로는 제1도에 도시된 바와같이, 입력신호(A, B, C, D)가 입력되면 신호(A, B, C, D) 및 제1반전신호()를 출력하는 인버터부(15)와, 이 인버터부(15)에서 신호(A, B, C ,D) 및 반전신호()가 입력되면 신호(A, B, C, D) 및 지연신호(A₁, B₁, C₁, D₁)와 반전지연신호()를 출력하는 지연부(16)와, 상기 지연부(16)에서 출력한 신호(A, B, C, D)와 지연신호(A₁, B₁, C₁. D₁)와 반전신호() 및 반전지연신호()가 입력되면 이를 각각 낸드조합하여 출력하는 낸드연산부(17)와, 상기 낸드연산부(17)에서 출력한 신호(A₅, A₆, B₅, B_6,C₅, C₆, D₅, D₆)를 각각 오아조합하여 출력하는 오아연산부(18)와, 상기 오아연산부(18)에서 출력한 신호(A₇, B₇, C₇, D₇)를 낸드연산하여 리셋신호(RST)로 출력하는 낸드게이트(34)로 구성되어있다.

종래 모드 변환 리셋회로의 작용을 제1도를 참조로 상세히 설명하면 다음과 같다.

인버터부(15)는 입력신호(A, B, C, D)가 입력되면 인버터(1, 11, 12,13)를 통과하지 않은 신호(A, B, C, D) 및 상기 인버터(1, 11, 12, 13)를 통과하여 얻은 반전신호()를 출력한다. 신호(A)가 지연부(16)에 입력되면 신호(A)가 그대로 출력정과 동시에 인버터(2,3,4,5)를 통과하여 지연되어 지연신호(A₁)가 출력된다. 반전신호()도 상기 지연부(16)에 입력되면 그대로 출력됨과 동시에 인버터(6,7,8,9)에서 지연되어 반전지연신호()가 출력된다. 신호(B,B)(C,C).(D,D)도 이와 마찬가지로 상기 지연부(16)에 입력되면 각각 신호(B, B_{1 ,} , C, C₁,, D, D_1, )가 되어 출력 된다.

비교부(17)는 신호(A, B, C, D)와 반전신호() 및 상기 지연부(16)의 인버터에서 지연된 신호()가 입력되면 이들 신호를 각각의 앤드게이트(21∼28)에서 비교하여 신호(A₅, A₆, B₅, B₆, C₅, C₆, D₅, D₆)를 출력 한다.

상기 출력된 신호(A₅, A₆, B₅, B₆, C₅, C₆, D₅, D₆)는 오아연산부(18)의 오아게이트(30, 31, 32, 33)에서 각각 오아조합되어 신호(A₇, B₇, C₇,D₇)를 출력하고, 이 출력되는 신호(A₇, B₇, C₇, D₇)는 낸드게이트(34)에서 낸드(NAND)조합되어 최종적으로 리셋신호(RST)가 출력되게 된다.

그러나 이와 같이 구성된 종래 회로에서는 높은 속도에서 지연부의 인버터들인 입력신호를 많이 지연시키지 못하므로, 모드 변환시 리셋구간에서 글리치(glich) 현상이 발생되는 문제점이 있었다.

따라서,본 고안은 이와 같은 종래의 문제점을 해결하기 위하여 고안한 것으로, 입력단자를 통해 입력된 신호와 래치를 통해 출력된 신호를 비교하여 리셋신호를 발생시키는 모드변환 리셋회로를 제공함에 그 목적이 있다.

이와 같은 목적을 달성하기 위한 본 고안 모드변환 리셋회로의 구성은, 인에이블신호가 입력되기 전까지 외부 입력신호를 래치시키고, 인에이블신호가 입력되면 선택신호에 동기하여 출력하는 데이터 입력부와; 상기 인에이블신호가 입력되기 전가지 상기 데이터 입력부의 출력을 래치시키고, 인에이블신호가 입력되면 피드백된 인버터의 출력신호에 동기하여 출력하는 제1래치부와; 상기 데이터 입력부 및 제1래치부의 출력을 입력받아 배타적 논리조합을 하여 출력하는 복수개의 배타적 오아게이트와; 상기 복수개의 배타적 오아게이트의 출력을 입력받아 노아조합하여 출력하는 복수개의 노아게이트와; 상기 복수개의 노아게이트의 출력을 입력받아 낸드조합하여 출력하는 제1낸드게이트와; 상기 인에이블신호에 의해 외부 클럭신호를 복수개의 플립플롭을 통하여 지연시켜 출력하는 분주부와; 상기 인에이블신호에 의해 상기 제1낸드게이트의 출력을 상기 분주부의 출력에 동기하여 출력하는 제2래치부와; 상기 제2래치부의 출력을 넨드조합하여 출력하는 제2낸드게이트와, 상기 제2낸드게이트의 출력을 반전하여 상기 제1래치부 및 외부출력단으로 출력하는 인버터로 구성함을 특징으로 한다.

이하, 본 고안에 따른 일실시예를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

본 고안 모드변환 리셋회로는 제2도에 도시한 바와 같이, 4개이 디 플립플롭(41∼44)으로 구성되어 인에이블신호(ENABLE)가 입력되기 전까지 외부 입력신호(A, B, C, D)를 래치(Latch)시키고, 인에이블신호 입력부(40)와; 4개의 디 플립플롭(히∼if)으로 구성되어 상기 인에이블신호(ENABLE)가 입력되기 전까지 상기 데이터 입력부(40)의 출력을 래치시키고, 인에이블신호(ENABLE)가 입력되면 피드백된 인버터(90)의 출력신호에 동기하여 출력하는 제1래치부(50)와; 상기 데이터 입력부(40) 및 제1래치부(50)의 디 플립플롭(51∼54)의 출력을 입력받아 각각 배타적 논리조합을 하여 출력하는 4개의 배타적 오아게이트(61a∼61d)와; 상기 배타적 오아케이트(61a∼61d)의 출력을 입력받아 노아조합하여 출력하는 2개의 노아게이트(62a, 62b)와; 상기 노아게이트(62a, 62b)의 출력을 입력받아 낸드조합하여 출력하는 제1낸드게이트(63a)와; 상기 인에이블신호(ENABLE)에 의해 외부 클럭신호(CLOCK)를 4개의 디 플립플롭(71 ∼74)을 통하여 지연시켜 출력하는 분주부(70)와; 상기 인에이블신호(ENABLE)에 의해 상기 제1낸드게이트(63a)의 출력을 상기 분주상(70)의 출력에 동기하여 출력하는 제2래치부(80)와; 상기 제2래치부(80)의 출력을 낸드조합하여 출력하는 제2낸드게이트(63b)와; 상기 제2낸드게이트(63b)의 출력을 반전하여 상기 제1래치부(50) 및 외부출력단으로 출력하는 인버터(90)로 구성한다.

상기 제2래치부(80)는 제1낸드게이트(63a)의 출력을 인에이블신호(ENABLE)에 의해 상기 분주부(70)의 출력에 동기하여 출력하는 제1디 플립플롭(81)과, 상기 제1디 플립플롭(81)의 출력을 입력받아 인에이블신호(ENABLE)에 의해 상기 분주부(70)의 출력에 동기하여 출력하는 제2디 플립플롭(82)으로 구성한다.

이와 같이 구성된 본 고안 회로의 동작과정을 제2도를 참조로 상세히 설명하면 다음과 같다.

입력신호(A, B, C, D)가 입력된 후, 인에이블신호(ENABLE)가 입력되면 데이터 입력부(40)의 디 플립플롭(41∼44) 입력단자(D)에 인가되는 선택신호(SELEN)에 동기하여 상기 입력신호(A, B, C, D)는 출력단자(Q)를 통하여 배타적 오아게이트(61∼64)의 일측단자와 제1래치부(50)의 플립플롭(51∼54) 입력단자(D)에 인가되는데, 상기 제1래치부(50)의 플립플롭(41∼44)은 상기 인에이블신호(ENABLE)에 의해 피드백(Feed-back)된 인버터(90)의 출력에 동기하여 상기 데이터 입력부(40)의 출력을 상피 배타적 오아게이트(61 ∼띤)의 타측단자로 출력하게 된다.

상기 배타적 오아게이트(61∼64)는 일측단자에 인가된 상기 입력신호(A, B, C, D)와 타측단자에 인가되는 제1래치부(51∼54)의 출력신호를 각각 배타적 논리조합을 한 후, 각각 노아(NOR) 게이트(62a,62b)에서 노아조합을 하여 제1낸드게이트(63a)를 통하여 신호(RT)를출력한다.

외부에서 입력되는 클럭신호(CLOK)는 분주부(70)에서 분주되는 데, 상기 분주부(70)는 4개의 디 플립플롭(71∼74)으로 구성되며, 이 디플립플롭(71∼74)은 인에이블신호(ENABLE)에 의해 상기 클립신호(CLOK)에 동기하여 출력을 하여 결국, 디 플립플롭의 개수만름 지연하게 된다.

상기에서 분주된 분주부(70)의 출력은 제2래치부(80)의 디 플립플롭(81, 82)의 클럭단자(CK)로 입력되어, 이에 동이하여 상기 디 플립플롭(81, 82)은 각각 제1낸드개이트(63a) 및 디 플립플롭(81)의 출력을 제2낸드게이트(63b)로 출력하여 인버터(90)를 통해 최종적으로 리셋신호(RST)를 출릭하게 된다.

상기 리셋신호(RST)가 로우상태이면 제1래치부(50)의 디 플립플롭(51∼54) 단자(C)에 로우신호가 인가되어 출력단자(Q)로는 모드변환전의 입력신호가 계속 출력되어 따라서, 이 신호는 배차적 오아게이트(61a∼61d)에서 배타적 논리조합을 통해 하이값이 출력되고, 이는 노아게이트(65,66) 및 제1낸드게이트(67)를 통해 하이값이 되어 결국,인버터(90)에서 출력하는 리셋신호(RST)는 하이상태로 바뀐다.

만약, 상기 리셋신호(RST)가 하이상태가 되면 상기 제1래치부(50)의 디플립플롭(51∼54)의 단자(C)에 하이상태의 신호가 인가되고 상기 설명한 바와같이 회로가 동작하여 리셋신호(RST)는 로우상태가 된다.

이상에서와 같이 본 고안 모드변환 리셋회로는 고속 동작에서도 리셋구간을 충분히 얻을 수 있어 리셋신호에 글리치 현상이 발생하지 않는 효과가 있게 된다.

Claims

인에이블신호가 입력되기 전까지 외부 입력신호를 래치시키고, 인에이블신호가 입력되면 선택신호에 동기하여 출력하는 데이터 입력부와; 상기 인에이블신호가 입력되기 전까지 상기 데이터 입력부의 출력을 래치시키고, 인에이블신호가 입력되면 피드백된 인버터의 출력신호에 동기하여 출력하는 제1래치부와; 상기 데이터 입력부 및 제1래치부의 출력을 입력받아 배타적 논리조합을 하여 출력하는 복수개의 배타적 오아게이트와; 상기 복수개의 배타적 오아게이트의 출력을 입력받아 노아조합하여 출력하는 복수개의 노아게이트와; 상기 복수개의 노아게이트의 출력을 입력받아 낸드조합하여 출력하는 제1낸드게이트와, 상기 인에이블신호에 의해 외부 클럭신호로 복수개의 플립플롭을 통하여 지연시켜 출력하는 분주부와; 상기인에이블신호에 의해 상기 제1낸드게이트의 출력을 상기 분주부의 출력에 동기하여 출력하는 제2래치부와; 상기 제2래치부의 출력을 낸드조합하여 출력하는 제2낸드게이트와; 상기 제2낸드게이트의 출력을 반전하여 상기 제1래치부 및 외부출력 단으로 출력하는 인버터로 구성함을 특징으로 하는 모드변환 리셋회로.