JP3230344B2 - シャフリング回路 - Google Patents
シャフリング回路Info
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Description
【０００１】
【産業上の利用分野】この発明は、ディジタルデータの
時系列変換（シャフル）をする際に適用して好適なシャ
フリング回路に関する。
時系列変換（シャフル）をする際に適用して好適なシャ
フリング回路に関する。
【０００２】
【従来の技術】オーディオ、ビデオに限らずディジタル
データを伝送または記録する場合、データの時系列をあ
る一定期間内で、しかもある規則に従って時系列変換す
る必要がある。これは、伝送路や記録再生過程で生じる
バーストエラーをランダムエラーに変えて、エラー訂正
を容易にするためである。
データを伝送または記録する場合、データの時系列をあ
る一定期間内で、しかもある規則に従って時系列変換す
る必要がある。これは、伝送路や記録再生過程で生じる
バーストエラーをランダムエラーに変えて、エラー訂正
を容易にするためである。
【０００３】図６は、従来のシャフリング回路の一例を
示している。図において、１はリード・モデファイ・ラ
イト動作をするＲＡＭである。入力データＤinはラッチ
回路２を介してＲＡＭ（ランダムアクセスメモリ）１に
書き込みデータとして供給される。ラッチ回路２にはク
ロックＣＫが供給される。また、このラッチ回路２には
クロックＣＫと同様の出力イネーブル信号Ｃ１バーが供
給され、ラッチデータはクロック周期の前半では出力さ
れず、その後半で出力される。
示している。図において、１はリード・モデファイ・ラ
イト動作をするＲＡＭである。入力データＤinはラッチ
回路２を介してＲＡＭ（ランダムアクセスメモリ）１に
書き込みデータとして供給される。ラッチ回路２にはク
ロックＣＫが供給される。また、このラッチ回路２には
クロックＣＫと同様の出力イネーブル信号Ｃ１バーが供
給され、ラッチデータはクロック周期の前半では出力さ
れず、その後半で出力される。
【０００４】また、３はアドレス発生カウンタである。
このカウンタ３にはクロックＣＫがカウントクロックと
して供給されると共に、入力データＤinのシャフリング
ブロック周期毎にリセット信号ＳＲが供給される。例え
ば、シャフリングブロックが８×４（水平×垂直）で構
成されるときは、３２クロック周期毎にリセットされ
る。
このカウンタ３にはクロックＣＫがカウントクロックと
して供給されると共に、入力データＤinのシャフリング
ブロック周期毎にリセット信号ＳＲが供給される。例え
ば、シャフリングブロックが８×４（水平×垂直）で構
成されるときは、３２クロック周期毎にリセットされ
る。
【０００５】カウンタ３の出力データはセレクタ４に供
給されると共に、アドレスＲＯＭ５にアドレスデータと
して供給される。図８は、シャフリングブロックが８×
４で構成される場合における、アドレスＲＯＭ５の内
容、つまりアドレスデータに対する出力データの一例を
示している。アドレスＲＯＭ５の出力データはセレクタ
４に供給される。
給されると共に、アドレスＲＯＭ５にアドレスデータと
して供給される。図８は、シャフリングブロックが８×
４で構成される場合における、アドレスＲＯＭ５の内
容、つまりアドレスデータに対する出力データの一例を
示している。アドレスＲＯＭ５の出力データはセレクタ
４に供給される。
【０００６】セレクタ４には出力データ選択信号Ｃ２が
供給され、シャフリングブロック周期毎にアドレス発生
カウンタ３およびアドレスＲＯＭ５の出力データが交互
に選択される。このセレクタ４の出力データはＲＡＭ１
にアドレスデータとして供給される。
供給され、シャフリングブロック周期毎にアドレス発生
カウンタ３およびアドレスＲＯＭ５の出力データが交互
に選択される。このセレクタ４の出力データはＲＡＭ１
にアドレスデータとして供給される。
【０００７】また、ＲＡＭ１より読み出されるデータは
ラッチ回路６および７を介して出力データＤoutとして
出力される。ラッチ回路６にはクロックＣＫと反転関係
にあるクロックＣＫバーが供給され、ラッチ回路７には
クロックＣＫが供給される。
ラッチ回路６および７を介して出力データＤoutとして
出力される。ラッチ回路６にはクロックＣＫと反転関係
にあるクロックＣＫバーが供給され、ラッチ回路７には
クロックＣＫが供給される。
【０００８】次に、図７を使用して、図６の例のシャフ
リング動作を説明する。この場合、シャフリングブロッ
クが８×４で構成され、またアドレスＲＯＭ５の内容は
図８で示す通りであるとする。
リング動作を説明する。この場合、シャフリングブロッ
クが８×４で構成され、またアドレスＲＯＭ５の内容は
図８で示す通りであるとする。
【０００９】図７ＡはクロックＣＫ、同図Ｂは出力イネ
ーブル信号Ｃ１バー、同図Ｃは出力データ選択信号Ｃ
２、同図Ｅはラッチ回路２の出力データ、同図Ｆはカウ
ンタ３の出力データ、同図ＧはアドレスＲＯＭ５の出力
データ、同図Ｈはセレクタ４の出力データ、同図Ｉはラ
ッチ回路７の出力データＤoutを示している。Ｔ0，Ｔ1
はそれぞれシャフリングブロック周期に対応した期間を
示している。
ーブル信号Ｃ１バー、同図Ｃは出力データ選択信号Ｃ
２、同図Ｅはラッチ回路２の出力データ、同図Ｆはカウ
ンタ３の出力データ、同図ＧはアドレスＲＯＭ５の出力
データ、同図Ｈはセレクタ４の出力データ、同図Ｉはラ
ッチ回路７の出力データＤoutを示している。Ｔ0，Ｔ1
はそれぞれシャフリングブロック周期に対応した期間を
示している。
【００１０】まず、Ｔ0の期間に着目する。Ｔ0の期間で
は、図７Ｈに示すようにセレクタ４でカウンタ３の出力
データが選択され、これがＲＡＭ１にアドレスデータと
して供給される。そして、クロックＣＫの周期の前半部
ではアドレスデータで指定されるＲＡＭ１のアドレスよ
り前の期間Ｔ-1（図７には図示せず）に書き込まれたデ
ータが読み出される。また、クロックＣＫの周期の後半
部ではＲＡＭ１の同じアドレスにラッチ回路２より出力
されるデータが書き込まれる。したがって、このＴ0の
期間では、ＲＡＭ１のアドレス０，１，２，・・・，３
１より、Ｔ-1の期間で書き込まれたデータＤ1，Ｄ30，
Ｄ27，・・・，Ｄ4が順次読み出され、図７Ｉに示すよ
うにラッチ回路７からは１クロック周期遅れて出力され
る。
は、図７Ｈに示すようにセレクタ４でカウンタ３の出力
データが選択され、これがＲＡＭ１にアドレスデータと
して供給される。そして、クロックＣＫの周期の前半部
ではアドレスデータで指定されるＲＡＭ１のアドレスよ
り前の期間Ｔ-1（図７には図示せず）に書き込まれたデ
ータが読み出される。また、クロックＣＫの周期の後半
部ではＲＡＭ１の同じアドレスにラッチ回路２より出力
されるデータが書き込まれる。したがって、このＴ0の
期間では、ＲＡＭ１のアドレス０，１，２，・・・，３
１より、Ｔ-1の期間で書き込まれたデータＤ1，Ｄ30，
Ｄ27，・・・，Ｄ4が順次読み出され、図７Ｉに示すよ
うにラッチ回路７からは１クロック周期遅れて出力され
る。
【００１１】次に、Ｔ1の期間では、図７Ｈに示すよう
にセレクタ４でアドレスＲＯＭ５の出力データが選択さ
れ、これがＲＡＭ１にアドレスデータとして供給され
る。そして、クロックＣＫの周期の前半部ではアドレス
データで指定されるＲＡＭ１のアドレスより前の期間Ｔ
0に書き込まれたデータが読み出される。また、クロッ
クＣＫの周期の後半部ではＲＡＭ１の同じアドレスにラ
ッチ回路２より出力されるデータが書き込まれる。した
がって、このＴ1の期間では、ＲＡＭ１のアドレス０，
２１，１０，・・・，１１より、Ｔ0の期間で書き込ま
れたデータＤ1，Ｄ22，Ｄ11，・・・，Ｄ12が順次読み
出され、図７Ｉに示すようにラッチ回路７からは１クロ
ック周期遅れて出力される。
にセレクタ４でアドレスＲＯＭ５の出力データが選択さ
れ、これがＲＡＭ１にアドレスデータとして供給され
る。そして、クロックＣＫの周期の前半部ではアドレス
データで指定されるＲＡＭ１のアドレスより前の期間Ｔ
0に書き込まれたデータが読み出される。また、クロッ
クＣＫの周期の後半部ではＲＡＭ１の同じアドレスにラ
ッチ回路２より出力されるデータが書き込まれる。した
がって、このＴ1の期間では、ＲＡＭ１のアドレス０，
２１，１０，・・・，１１より、Ｔ0の期間で書き込ま
れたデータＤ1，Ｄ22，Ｄ11，・・・，Ｄ12が順次読み
出され、図７Ｉに示すようにラッチ回路７からは１クロ
ック周期遅れて出力される。
【００１２】以下に続くシャフリングブロック周期に対
応する各期間においては、上述した期間Ｔ0およびＴ1に
おけると同様の動作が交互に繰り返され、シャフリング
ブロック周期でもって第１および第２のシャフリングパ
ターンによるシャフリングが交互に行なわれる。図９
Ａ，Ｂは、それぞれ第１および第２のシャフリングパタ
ーンを示しいる。
応する各期間においては、上述した期間Ｔ0およびＴ1に
おけると同様の動作が交互に繰り返され、シャフリング
ブロック周期でもって第１および第２のシャフリングパ
ターンによるシャフリングが交互に行なわれる。図９
Ａ，Ｂは、それぞれ第１および第２のシャフリングパタ
ーンを示しいる。
【００１３】
【発明が解決しようとする課題】このように図６の例の
シャフリング回路では、ＲＡＭ１をリード・モデファイ
・ライト動作をさせているため、ＲＡＭ１の必要なメモ
リ容量を減らすことが可能となるが、２種類のシャフリ
ングパターンのみしか実現することができなかった。
シャフリング回路では、ＲＡＭ１をリード・モデファイ
・ライト動作をさせているため、ＲＡＭ１の必要なメモ
リ容量を減らすことが可能となるが、２種類のシャフリ
ングパターンのみしか実現することができなかった。
【００１４】そこで、この発明では、アドレスＲＯＭの
容量を増やすことなく、シャフリングパターンの種類を
増加できるシャフリング回路を提供するものである。
容量を増やすことなく、シャフリングパターンの種類を
増加できるシャフリング回路を提供するものである。
【００１５】
【課題を解決するための手段】この発明に係るシャフリ
ング回路は、入力データが書き込みデータとして供給さ
れるリード・モデファイ・ライト機能を有するＲＡＭ
と、アドレス発生カウンタと、このアドレス発生カウン
タの出力データがアドレスデータとして供給されるアド
レスＲＯＭと、このアドレスＲＯＭの出力データとアド
レス発生カウンタの出力データとを入力データのシャフ
リングブロック周期毎に交互に選択すると共に、その出
力データをＲＡＭにアドレスデータとして供給するセレ
クタと、少なくともアドレスＲＯＭにアドレスデータと
して供給されるアドレス発生カウンタの出力データある
いはアドレスＲＯＭの出力データのいずれかを、シャフ
リングブロック周期の２周期毎にバレルシフトするバレ
ルシフト回路とを備え、ＲＡＭをリード・モデファイ・
ライト動作させることで、ＲＡＭより入力データがシャ
フリング処理された出力データを得るものである。ま
た、この発明に係るシャフリング回路は、入力データが
書き込みデータとして供給されるリード・モデファイ・
ライト機能を有するＲＡＭと、アドレス発生カウンタ
と、このアドレス発生カウンタの出力データがアドレス
データとして供給されるアドレスＲＯＭと、このアドレ
スＲＯＭの出力データとアドレス発生カウンタの出力デ
ータとを入力データのシャフリングブロック周期毎に交
互に選択すると共に、その出力データをＲＡＭにアドレ
スデータとして供給するセレクタと、少なくともアドレ
スＲＯＭにアドレスデータとして供給されるアドレス発
生カウンタの出力データあるいはアドレスＲＯＭの出力
データのいずれかを、ランダムな順番に設定されたビッ
ト数でバレルシフトするバレルシフト回路とを備え、Ｒ
ＡＭをリード・モデファイ・ライト動作させることで、
ＲＡＭより入力データがシャフリング処理された出力デ
ータを得るものである。
ング回路は、入力データが書き込みデータとして供給さ
れるリード・モデファイ・ライト機能を有するＲＡＭ
と、アドレス発生カウンタと、このアドレス発生カウン
タの出力データがアドレスデータとして供給されるアド
レスＲＯＭと、このアドレスＲＯＭの出力データとアド
レス発生カウンタの出力データとを入力データのシャフ
リングブロック周期毎に交互に選択すると共に、その出
力データをＲＡＭにアドレスデータとして供給するセレ
クタと、少なくともアドレスＲＯＭにアドレスデータと
して供給されるアドレス発生カウンタの出力データある
いはアドレスＲＯＭの出力データのいずれかを、シャフ
リングブロック周期の２周期毎にバレルシフトするバレ
ルシフト回路とを備え、ＲＡＭをリード・モデファイ・
ライト動作させることで、ＲＡＭより入力データがシャ
フリング処理された出力データを得るものである。ま
た、この発明に係るシャフリング回路は、入力データが
書き込みデータとして供給されるリード・モデファイ・
ライト機能を有するＲＡＭと、アドレス発生カウンタ
と、このアドレス発生カウンタの出力データがアドレス
データとして供給されるアドレスＲＯＭと、このアドレ
スＲＯＭの出力データとアドレス発生カウンタの出力デ
ータとを入力データのシャフリングブロック周期毎に交
互に選択すると共に、その出力データをＲＡＭにアドレ
スデータとして供給するセレクタと、少なくともアドレ
スＲＯＭにアドレスデータとして供給されるアドレス発
生カウンタの出力データあるいはアドレスＲＯＭの出力
データのいずれかを、ランダムな順番に設定されたビッ
ト数でバレルシフトするバレルシフト回路とを備え、Ｒ
ＡＭをリード・モデファイ・ライト動作させることで、
ＲＡＭより入力データがシャフリング処理された出力デ
ータを得るものである。
【００１６】
【作用】この発明においては、少なくともアドレスＲＯ
Ｍにアドレスデータとして供給されるアドレス発生カウ
ンタの出力データあるいはアドレスＲＯＭの出力データ
のいずれかをバレルシフトさせるものであり、このバレ
ルシフトによる巡回はアドレスデータのビット数通りあ
る。すなわち、バレルシフトによって内容を異にするア
ドレスＲＯＭを複数個設けたと同様の作用効果を得るこ
とができ、アドレスＲＯＭの容量を増やすことなく、３
種類以上のシャフリングパターンを実現することが可能
となる。ここで、ＲＡＭにはアドレスＲＯＭの出力デー
タとアドレス発生カウンタの出力データとがセレクタで
入力データのシャフリングブロック周期毎に交互に選択
されて供給されるものであり、バレルシフト回路におけ
るあるビット数のバレルシフトでは、２種類のシャフリ
ングパターンが、シャフリングブロック周期の連続した
２周期毎に実現される。そのため、バレルシフト回路で
シャフリングブロック周期の２周期毎にバレルシフトす
ることで、３周期毎にバレルシフトをする場合や、毎周
期にバレルシフトをする場合に比べて、バレルシフト回
路における各ビット数のビットシフトパターンを効率的
に活かしたシャフリングを行うことができる。また、バ
レルシフト回路で例えば１→２→３→４のような順番に
設定されたビット数ではなく、１→３→２→４のような
ランダムな順番に設定されたビット数でバレルシフトす
ることで、シャフリングブロック間でのデータのシャフ
リングの度合いを高めることができ、効果的なシャフリ
ングを行うことができる。
Ｍにアドレスデータとして供給されるアドレス発生カウ
ンタの出力データあるいはアドレスＲＯＭの出力データ
のいずれかをバレルシフトさせるものであり、このバレ
ルシフトによる巡回はアドレスデータのビット数通りあ
る。すなわち、バレルシフトによって内容を異にするア
ドレスＲＯＭを複数個設けたと同様の作用効果を得るこ
とができ、アドレスＲＯＭの容量を増やすことなく、３
種類以上のシャフリングパターンを実現することが可能
となる。ここで、ＲＡＭにはアドレスＲＯＭの出力デー
タとアドレス発生カウンタの出力データとがセレクタで
入力データのシャフリングブロック周期毎に交互に選択
されて供給されるものであり、バレルシフト回路におけ
るあるビット数のバレルシフトでは、２種類のシャフリ
ングパターンが、シャフリングブロック周期の連続した
２周期毎に実現される。そのため、バレルシフト回路で
シャフリングブロック周期の２周期毎にバレルシフトす
ることで、３周期毎にバレルシフトをする場合や、毎周
期にバレルシフトをする場合に比べて、バレルシフト回
路における各ビット数のビットシフトパターンを効率的
に活かしたシャフリングを行うことができる。また、バ
レルシフト回路で例えば１→２→３→４のような順番に
設定されたビット数ではなく、１→３→２→４のような
ランダムな順番に設定されたビット数でバレルシフトす
ることで、シャフリングブロック間でのデータのシャフ
リングの度合いを高めることができ、効果的なシャフリ
ングを行うことができる。
【００１７】
【実施例】以下、図１を参照しながら、この発明の一実
施例について説明する。この図１において、図６と対応
する部分には同一符号を付し、その詳細説明は省略す
る。
施例について説明する。この図１において、図６と対応
する部分には同一符号を付し、その詳細説明は省略す
る。
【００１８】図１において、アドレス発生カウンタ３の
出力データはバレルシフト回路８に供給され、このバレ
ルシフト回路８の出力データはアドレスＲＯＭ５にアド
レスデータとして供給される。
出力データはバレルシフト回路８に供給され、このバレ
ルシフト回路８の出力データはアドレスＲＯＭ５にアド
レスデータとして供給される。
【００１９】バレルシフト回路８にはシフトタイミング
信号Ｃ３が供給され、２シャフリングブロック周期毎に
１ビットずつ順次バレルシフトされる。ここで、２シャ
フリングブロック周期を構成する前半のシャフリングブ
ロック周期部分ではセレクタ４でアドレスＲＯＭ５の出
力データが選択され、後半のシャフリングブロック周期
部分ではセレクタ４でアドレス発生カウンタ３の出力デ
ータが選択される。
信号Ｃ３が供給され、２シャフリングブロック周期毎に
１ビットずつ順次バレルシフトされる。ここで、２シャ
フリングブロック周期を構成する前半のシャフリングブ
ロック周期部分ではセレクタ４でアドレスＲＯＭ５の出
力データが選択され、後半のシャフリングブロック周期
部分ではセレクタ４でアドレス発生カウンタ３の出力デ
ータが選択される。
【００２０】図２は、バレルシフト回路８の構成例を示
している。図において、アドレス発生カウンタ３の５ビ
ットの出力データＡＤａはバレルシフタ８１のデータ入
力端子ＤＩ4〜ＤＩ0に供給される。また、シフトタイミ
ング信号Ｃ３はカウンタ８２にカウントクロックとして
供給され、このカウンタ８２の３ビットの出力データは
バレルシフタ８１の制御端子Ｓ2〜Ｓ0に供給される。
している。図において、アドレス発生カウンタ３の５ビ
ットの出力データＡＤａはバレルシフタ８１のデータ入
力端子ＤＩ4〜ＤＩ0に供給される。また、シフトタイミ
ング信号Ｃ３はカウンタ８２にカウントクロックとして
供給され、このカウンタ８２の３ビットの出力データは
バレルシフタ８１の制御端子Ｓ2〜Ｓ0に供給される。
【００２１】この場合、カウンタ８２ではシフトタイミ
ング信号Ｃ３が供給される毎にカウントアップされ、そ
の出力データは「０」，「１」，「２」，「３」，
「４」，「０」，・・・のように順次変化する。そし
て、カウンタ８２の出力データが「０」であるときは、
バレルシフタ８１ではバレルシフトされず、出力端子Ｄ
Ｏ4〜ＤＯ0に得られるデータＡＤｂはデータＡＤａと同
じものとなる。また、カウンタ８２の出力データが
「１」〜「４」であるときは、バレルシフタ８１ではそ
れぞれ１〜４ビットのバレルシフトが行なわれ、出力端
子ＤＯ4〜ＤＯ0に得られるデータＡＤｂはデータＡＤａ
が１〜４ビットだけバレルシフトされたものとなる。
ング信号Ｃ３が供給される毎にカウントアップされ、そ
の出力データは「０」，「１」，「２」，「３」，
「４」，「０」，・・・のように順次変化する。そし
て、カウンタ８２の出力データが「０」であるときは、
バレルシフタ８１ではバレルシフトされず、出力端子Ｄ
Ｏ4〜ＤＯ0に得られるデータＡＤｂはデータＡＤａと同
じものとなる。また、カウンタ８２の出力データが
「１」〜「４」であるときは、バレルシフタ８１ではそ
れぞれ１〜４ビットのバレルシフトが行なわれ、出力端
子ＤＯ4〜ＤＯ0に得られるデータＡＤｂはデータＡＤａ
が１〜４ビットだけバレルシフトされたものとなる。
【００２２】図３は、バレルシフタ８１の具体構成例を
示しており、ＰＬＤ（プログラマブル・ロジック・ディ
バイス）で作成することができる。なお、図３におい
て、ＬＡ0〜ＬＡ4はラッチ回路である。
示しており、ＰＬＤ（プログラマブル・ロジック・ディ
バイス）で作成することができる。なお、図３におい
て、ＬＡ0〜ＬＡ4はラッチ回路である。
【００２３】本例は以上のように構成され、その他は図
６の例と同様に構成される。
６の例と同様に構成される。
【００２４】次に、図４を使用して、本例のシャフリン
グ動作を説明する。この場合、シャフリングブロックが
８×４で構成され、またアドレスＲＯＭ５の内容は図８
で示す通りであるとする。
グ動作を説明する。この場合、シャフリングブロックが
８×４で構成され、またアドレスＲＯＭ５の内容は図８
で示す通りであるとする。
【００２５】図４Ａは出力データ選択信号Ｃ２、同図Ｂ
はリセット信号ＳＲ、同図Ｃはシフトタイミング信号Ｃ
３、同図ＤはクロックＣＫ、同図Ｅは出力イネーブル信
号Ｃ１バー、同図Ｆはラッチ回路２の出力データ、同図
Ｇはカウンタ３の出力データ、同図Ｈはバレルシフト回
路８の出力データ、同図ＩはアドレスＲＯＭ５の出力デ
ータ、同図Ｊはセレクタ４の出力データ、同図Ｋはラッ
チ回路７の出力データＤoutを示している。Ｔ-1〜Ｔ9は
それぞれシャフリングブロック周期に対応した期間を示
している。
はリセット信号ＳＲ、同図Ｃはシフトタイミング信号Ｃ
３、同図ＤはクロックＣＫ、同図Ｅは出力イネーブル信
号Ｃ１バー、同図Ｆはラッチ回路２の出力データ、同図
Ｇはカウンタ３の出力データ、同図Ｈはバレルシフト回
路８の出力データ、同図ＩはアドレスＲＯＭ５の出力デ
ータ、同図Ｊはセレクタ４の出力データ、同図Ｋはラッ
チ回路７の出力データＤoutを示している。Ｔ-1〜Ｔ9は
それぞれシャフリングブロック周期に対応した期間を示
している。
【００２６】まず、Ｔ0の期間に着目する。Ｔ0の期間で
は、図４Ｊに示すようにセレクタ４でカウンタ３の出力
データが選択され、これがＲＡＭ１にアドレスデータと
して供給される。そして、クロックＣＫの周期の前半部
ではアドレスデータで指定されるＲＡＭ１のアドレスよ
り前の期間Ｔ-1に書き込まれたデータが読み出される。
また、クロックＣＫの周期の後半部ではＲＡＭ１の同じ
アドレスにラッチ回路２より出力されるデータが書き込
まれる。したがって、このＴ0の期間では、ＲＡＭ１の
アドレス０，１，２，・・・，３１より、Ｔ-1の期間で
書き込まれたデータＤ1，Ｄ30，Ｄ27，・・・，Ｄ4が順
次読み出され、図４Ｋに示すようにラッチ回路７からは
１クロック周期遅れて出力される。
は、図４Ｊに示すようにセレクタ４でカウンタ３の出力
データが選択され、これがＲＡＭ１にアドレスデータと
して供給される。そして、クロックＣＫの周期の前半部
ではアドレスデータで指定されるＲＡＭ１のアドレスよ
り前の期間Ｔ-1に書き込まれたデータが読み出される。
また、クロックＣＫの周期の後半部ではＲＡＭ１の同じ
アドレスにラッチ回路２より出力されるデータが書き込
まれる。したがって、このＴ0の期間では、ＲＡＭ１の
アドレス０，１，２，・・・，３１より、Ｔ-1の期間で
書き込まれたデータＤ1，Ｄ30，Ｄ27，・・・，Ｄ4が順
次読み出され、図４Ｋに示すようにラッチ回路７からは
１クロック周期遅れて出力される。
【００２７】次に、Ｔ1の期間では、その先頭でバレル
シフト回路８にシフトタイミング信号Ｃ３が供給され、
バレルシフト回路８の出力データはカウンタ３の出力デ
ータが１ビットだけバレルシフトされたものとなる（図
４Ｈに図示）。このＴ1の期間では、図４Ｊに示すよう
にセレクタ４でアドレスＲＯＭ５の出力データが選択さ
れ、これがＲＡＭ１にアドレスデータとして供給され
る。そして、クロックＣＫの周期の前半部ではアドレス
データで指定されるＲＡＭ１のアドレスより前の期間Ｔ
0に書き込まれたデータが読み出される。また、クロッ
クＣＫの周期の後半部ではＲＡＭ１の同じアドレスにラ
ッチ回路２より出力されるデータが書き込まれる。した
がって、このＴ1の期間では、ＲＡＭ１のアドレス０，
１０，２０，・・・，１１より、Ｔ0の期間で書き込ま
れたデータＤ1，Ｄ11，Ｄ21，・・・，Ｄ12が順次読み
出され、図４Ｋに示すようにラッチ回路７からは１クロ
ック周期遅れて出力される。
シフト回路８にシフトタイミング信号Ｃ３が供給され、
バレルシフト回路８の出力データはカウンタ３の出力デ
ータが１ビットだけバレルシフトされたものとなる（図
４Ｈに図示）。このＴ1の期間では、図４Ｊに示すよう
にセレクタ４でアドレスＲＯＭ５の出力データが選択さ
れ、これがＲＡＭ１にアドレスデータとして供給され
る。そして、クロックＣＫの周期の前半部ではアドレス
データで指定されるＲＡＭ１のアドレスより前の期間Ｔ
0に書き込まれたデータが読み出される。また、クロッ
クＣＫの周期の後半部ではＲＡＭ１の同じアドレスにラ
ッチ回路２より出力されるデータが書き込まれる。した
がって、このＴ1の期間では、ＲＡＭ１のアドレス０，
１０，２０，・・・，１１より、Ｔ0の期間で書き込ま
れたデータＤ1，Ｄ11，Ｄ21，・・・，Ｄ12が順次読み
出され、図４Ｋに示すようにラッチ回路７からは１クロ
ック周期遅れて出力される。
【００２８】次に、Ｔ2の期間では、セレクタ４でカウ
ンタ３の出力データが選択され、これがＲＡＭ１にアド
レスデータとして供給され、上述した各期間と同様にリ
ード・モデファイ・ライトの動作が行なわれる。そのた
め、このＴ2の期間では、ＲＡＭ１のアドレス０，１，
２，・・・，３１より、Ｔ1の期間で書き込まれたデー
タＤ1，Ｄ31，Ｄ14，・・・，Ｄ18が順次読み出され、
ラッチ回路７からは１クロック周期遅れて出力される。
ンタ３の出力データが選択され、これがＲＡＭ１にアド
レスデータとして供給され、上述した各期間と同様にリ
ード・モデファイ・ライトの動作が行なわれる。そのた
め、このＴ2の期間では、ＲＡＭ１のアドレス０，１，
２，・・・，３１より、Ｔ1の期間で書き込まれたデー
タＤ1，Ｄ31，Ｄ14，・・・，Ｄ18が順次読み出され、
ラッチ回路７からは１クロック周期遅れて出力される。
【００２９】次に、Ｔ3の期間では、その先頭でバレル
シフト回路８にシフトタイミング信号Ｃ３が供給され、
バレルシフト回路８ではカウンタ３の出力データが２ビ
ットだけバレルシフトされる。また、このＴ3の期間で
は、セレクタ４でアドレスＲＯＭ５の出力データが選択
され、これがＲＡＭ１にアドレスデータとして供給さ
れ、上述した各期間と同様にリード・モデファイ・ライ
トの動作が行なわれる。そのため、このＴ3の期間で
は、ＲＡＭ１のアドレス０，２０，１６，・・・，１１
より、Ｔ2の期間で書き込まれたデータＤ1，Ｄ21，Ｄ1
7，・・・，Ｄ12が順次読み出され、ラッチ回路７から
は１クロック周期遅れて出力される。以下、同様に繰り
返される。
シフト回路８にシフトタイミング信号Ｃ３が供給され、
バレルシフト回路８ではカウンタ３の出力データが２ビ
ットだけバレルシフトされる。また、このＴ3の期間で
は、セレクタ４でアドレスＲＯＭ５の出力データが選択
され、これがＲＡＭ１にアドレスデータとして供給さ
れ、上述した各期間と同様にリード・モデファイ・ライ
トの動作が行なわれる。そのため、このＴ3の期間で
は、ＲＡＭ１のアドレス０，２０，１６，・・・，１１
より、Ｔ2の期間で書き込まれたデータＤ1，Ｄ21，Ｄ1
7，・・・，Ｄ12が順次読み出され、ラッチ回路７から
は１クロック周期遅れて出力される。以下、同様に繰り
返される。
【００３０】図５は、本例におけるＴ-1〜Ｔ5の各期間
における出力データＤoutのシャフリングパターンを示
している。アドレスデータが５ビットである場合には、
バレルシフトによる巡回が５通りあることから、１０
（５×２）種類のシャフリングパターンを実現すること
ができる。一般に、アドレスデータのビット数がｎであ
るときは、バレルシフトによる巡回がｎ通りとなること
から、２ｎ種類のシャフリングパターンを実現すること
ができる。
における出力データＤoutのシャフリングパターンを示
している。アドレスデータが５ビットである場合には、
バレルシフトによる巡回が５通りあることから、１０
（５×２）種類のシャフリングパターンを実現すること
ができる。一般に、アドレスデータのビット数がｎであ
るときは、バレルシフトによる巡回がｎ通りとなること
から、２ｎ種類のシャフリングパターンを実現すること
ができる。
【００３１】このように本例においては、アドレスＲＯ
Ｍ５にアドレスデータとして供給されるアドレス発生カ
ウンタの出力データを２シャフリングブロック周期毎に
バレルシフトするものであり、このバレルシフトによっ
て内容を異にするアドレスＲＯＭを複数個設けたと同様
の効果を得ることができ、アドレスＲＯＭの容量を増や
すことなく、シャフリングパターンの増加を図ることが
できる。
Ｍ５にアドレスデータとして供給されるアドレス発生カ
ウンタの出力データを２シャフリングブロック周期毎に
バレルシフトするものであり、このバレルシフトによっ
て内容を異にするアドレスＲＯＭを複数個設けたと同様
の効果を得ることができ、アドレスＲＯＭの容量を増や
すことなく、シャフリングパターンの増加を図ることが
できる。
【００３２】なお、上述実施例において、バレルシフト
回路８では２シャフリングブロック周期毎にバレルシフ
トされるが、バレルシフトの周期はこれに限定されるも
のではない。例えば、入力データＤinがビデオデータで
あるときはフィールドまたはフレーム周期でバレルシフ
トすることで、その周期でシャフリングパターンを順次
切り換えることができ、ディジタルＶＴＲやディスク装
置におけるエラーコンシールメントを有利にできる。
回路８では２シャフリングブロック周期毎にバレルシフ
トされるが、バレルシフトの周期はこれに限定されるも
のではない。例えば、入力データＤinがビデオデータで
あるときはフィールドまたはフレーム周期でバレルシフ
トすることで、その周期でシャフリングパターンを順次
切り換えることができ、ディジタルＶＴＲやディスク装
置におけるエラーコンシールメントを有利にできる。
【００３３】また、上述実施例においては、バレルシフ
ト回路８で１ビットずつ順次バレルシフトされるものを
示したが、０ビット→３ビット→１ビット→４ビット→
・・・等のようにランダムにバレルシフトが行なわれる
ようにしてもよい。
ト回路８で１ビットずつ順次バレルシフトされるものを
示したが、０ビット→３ビット→１ビット→４ビット→
・・・等のようにランダムにバレルシフトが行なわれる
ようにしてもよい。
【００３４】
【発明の効果】この発明によれば、少なくともアドレス
ＲＯＭにアドレスデータとして供給されるアドレス発生
カウンタの出力データあるいはアドレスＲＯＭの出力デ
ータのいずれかをバレルシフトさせるものであり、この
バレルシフトによって内容を異にするアドレスＲＯＭを
複数個設けたと同様の作用効果を得ることができ、アド
レスＲＯＭの容量を増やすことなく、シャフリングパタ
ーンの増加を実現することができる。また、この発明に
よれば、バレルシフト回路でシャフリングブロック周期
の２周期毎にバレルシフトするものであり、３周期毎に
バレルシフトをする場合や、毎周期にバレルシフトをす
る場合に比べて、バレルシフト回路における各ビット数
のビットシフトパターンを効率的に活かしたシャフリン
グを行うことができる。また、この発明によれば、バレ
ルシフト回路で例えば１→２→３→４のような順番に設
定されたビット数ではなく、１→３→２→４のようなラ
ンダムな順番に設定されたビット数でバレルシフトする
ものであり、シャフリングブロック間でのデータのシャ
フリングの度合いを高めることができ、効果的なシャフ
リングを行うことができる。
ＲＯＭにアドレスデータとして供給されるアドレス発生
カウンタの出力データあるいはアドレスＲＯＭの出力デ
ータのいずれかをバレルシフトさせるものであり、この
バレルシフトによって内容を異にするアドレスＲＯＭを
複数個設けたと同様の作用効果を得ることができ、アド
レスＲＯＭの容量を増やすことなく、シャフリングパタ
ーンの増加を実現することができる。また、この発明に
よれば、バレルシフト回路でシャフリングブロック周期
の２周期毎にバレルシフトするものであり、３周期毎に
バレルシフトをする場合や、毎周期にバレルシフトをす
る場合に比べて、バレルシフト回路における各ビット数
のビットシフトパターンを効率的に活かしたシャフリン
グを行うことができる。また、この発明によれば、バレ
ルシフト回路で例えば１→２→３→４のような順番に設
定されたビット数ではなく、１→３→２→４のようなラ
ンダムな順番に設定されたビット数でバレルシフトする
ものであり、シャフリングブロック間でのデータのシャ
フリングの度合いを高めることができ、効果的なシャフ
リングを行うことができる。
【００３５】
【発明の効果】この発明によれば、少なくともアドレス
ＲＯＭにアドレスデータとして供給されるアドレス発生
カウンタの出力データあるいはアドレスＲＯＭの出力デ
ータのいずれかをバレルシフトさせるものであり、この
バレルシフトによって内容を異にするアドレスＲＯＭを
複数個設けたと同様の作用効果を得ることができ、アド
レスＲＯＭの容量を増やすことなく、シャフリングパタ
ーンの増加を実現することができる。
ＲＯＭにアドレスデータとして供給されるアドレス発生
カウンタの出力データあるいはアドレスＲＯＭの出力デ
ータのいずれかをバレルシフトさせるものであり、この
バレルシフトによって内容を異にするアドレスＲＯＭを
複数個設けたと同様の作用効果を得ることができ、アド
レスＲＯＭの容量を増やすことなく、シャフリングパタ
ーンの増加を実現することができる。
【図１】この発明に係るシャフリング回路の一実施例を
示すブロック図である。
示すブロック図である。
【図２】バレルシフト回路の構成例を示すブロック図で
ある。
ある。
【図３】バレルシフタの構成例を示す回路接続図であ
る。
る。
【図４】実施例のシャフリング動作の説明のための図で
ある。
ある。
【図５】実施例で実現されるシャフリングパターンを示
す図である。
す図である。
【図６】従来のシャフリング回路の一例を示すブロック
図である。
図である。
【図７】従来例のシャフリング動作の説明のための図で
ある。
ある。
【図８】アドレスＲＯＭの内容例を示す図である。
【図９】従来例で実現されるシャフリングパターンを示
す図である。
す図である。
１ ＲＡＭ ２，６，７ ラッチ回路 ３ アドレス発生カウンタ ４ セレクタ ５ アドレスＲＯＭ ８ バレルシフト回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 11/10 H04L 1/00 H03M 13/27 G11B 20/18 ＪＩＣＳＴファイル（ＪＯＩＳ)
Claims (2)
- 【請求項１】 入力データが書き込みデータとして供給
されるリード・モデファイ・ライト機能を有するＲＡＭ
と、 アドレス発生カウンタと、 このアドレス発生カウンタの出力データがアドレスデー
タとして供給されるアドレスＲＯＭと、 このアドレスＲＯＭの出力データと上記アドレス発生カ
ウンタの出力データとを上記入力データのシャフリング
ブロック周期毎に交互に選択すると共に、その出力デー
タを上記ＲＡＭにアドレスデータとして供給するセレク
タと、 少なくとも上記アドレスＲＯＭにアドレスデータとして
供給される上記アドレス発生カウンタの出力データある
いは上記アドレスＲＯＭの出力データのいずれかを、上
記シャフリングブロック周期の２周期毎にバレルシフト
するバレルシフト回路とを備え、 上記ＲＡＭをリード・モデファイ・ライト動作させるこ
とで、上記ＲＡＭより上記入力データがシャフリング処
理された出力データを得ることを特徴とするシャフリン
グ回路。 - 【請求項２】 入力データが書き込みデータとして供給
されるリード・モデファイ・ライト機能を有するＲＡＭ
と、 アドレス発生カウンタと、 このアドレス発生カウンタの出力データがアドレスデー
タとして供給されるアドレスＲＯＭと、 このアドレスＲＯＭの出力データと上記アドレス発生カ
ウンタの出力データとを上記入力データのシャフリング
ブロック周期毎に交互に選択すると共に、その出力デー
タを上記ＲＡＭにアドレスデータとして供給するセレク
タと、 少なくとも上記アドレスＲＯＭにアドレスデータとして
供給される上記アドレス発生カウンタの出力データある
いは上記アドレスＲＯＭの出力データのいずれかを、ラ
ンダムな順番に設定されたビット数でバレルシフトする
バレルシフト回路とを備え、 上記ＲＡＭをリード・モデファイ・ライト動作させるこ
とで、上記ＲＡＭより 上記入力データがシャフリング処
理された出力データを得ることを特徴とするシャフリン
グ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18502193A JP3230344B2 (ja) | 1993-07-27 | 1993-07-27 | シャフリング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18502193A JP3230344B2 (ja) | 1993-07-27 | 1993-07-27 | シャフリング回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0744411A JPH0744411A (ja) | 1995-02-14 |
| JP3230344B2 true JP3230344B2 (ja) | 2001-11-19 |
Family
ID=16163394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18502193A Expired - Lifetime JP3230344B2 (ja) | 1993-07-27 | 1993-07-27 | シャフリング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3230344B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000016260A1 (fr) | 1998-09-11 | 2000-03-23 | Sony Corporation | Processeur de donnees et procede de conversion de sequences de donnees |
-
1993
- 1993-07-27 JP JP18502193A patent/JP3230344B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0744411A (ja) | 1995-02-14 |
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