JPS63253729A - ビツトインタ−リ−ブメモリ制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野） 本発明は、インターリーブメモリ回路へのアドレス信号
を構成簡単にして発生するようにしたピントインターリ
ーブメモリ制御回路に関するものである。

〔従来の技術〕

これまでにあっては、ビットインターリーブメモリ回路
にデータを記憶し、また、それよりデータを読み出す場
合、ビットインターリーブメモリ回路に対するアドレス
信号は不連続的に発生させる必要があり、一般的には定
数発生回路や加算回路、遅延回路などを用いアドレス信
号が発生されるようになっている。

ここで、インターリーブメモリ回路について説明すれば
、インターリーブ処理においては取扱われる伝送データ
フォーマットおよびそのビット長の都合によりメモリ記
憶容量全部をデータで占有させることが不可能な場合が
多く、第３図に示す如く横６４ビツト、縦１６ビツトの
容量をもつメモリ空間を想定した場合、その中で記憶禁
止部（斜線表示領域）をエラーコレクティングコード（
ＥＣＣ）格納用としてもつようなデータ格納方法が前提
となっている。記憶禁止部にはデータ自体が記憶される
ことはなくエラーコレクティングコードが記憶されるよ
うになっているわけである。したがって、第２図に示す
フレームフォーマントで受信データＤ１〜Ｄ８８０が連
続的にメモリ回路に記憶される場合、データにＤ１〜Ｄ
８８０各々に対応する記憶アドレスは記憶禁止部の存在
により第３図に示すように不連続なものになるというも
のである。データＤ１〜Ｄ５５をアドレス０（ＡＯ）か
らアドレス５４　（Ａ５４）までに記憶させた後、次の
データＤ５６を９アドレス分とばしたアドレス６４（Ａ
　６４）に記憶させるといった具合に、最後にはデータ
Ｄ８８０がアドレス１０１５　（Ａ１０１５）に記憶さ
れるようになっているものである。このようなアドレス
操作がデータの書込みの際に必要となっているわけであ
る。一方、データの読出しは第４図に示すようにデータ
ＤＩ　、　　Ｄ５６．　　・・・Ｄ８２６が先ず読み出
された後は、データＤ２　、　Ｄ５７．・・・Ｄ８２７
が読み出され、最後にはデータＤ５５．ＤＩＩＯ。

・・・Ｄ８８０の順に読出しが行なわれるようになって
いる。何れにしてもアドレスは連続的に単純に発生され
ることはなく、不連続なものとして発生されるようにな
っているものである。

第５図は従来技術に係るビットインターリーブメモリ制
御回路の一例での構成を示したものである。本例でのも
のは第２図から第４図に示すものに対応したものとなっ
ている。これについてその動作を簡単に説明すれば以下
のようである。

即ち、受信データの書込時にあっては受信データに同期
して送られてくるクロックが書込クロックＷＲＴＣＬＫ
として書込スイッチ５１を介し５５進カウンタ５３およ
び８８０係数回路５７でカウントされるようになってい
る。これにより８８０係数回路５７から連続的な値がア
ドレスとして発生されるところとなるものである。一方
、５５進カウンタ５３では書込クロックＷＲＴＣＬＫを
５５個カウントする度に定数９発生回路５４を起動し、
定数９発生回路５４からの定数９は書込／読出切替スイ
ッチ５６を介し加算回路５５で遅延回路５９からの保持
値（初期値は０）と加算され、その加算結果は遅延回路
５９に保持されるものとなっている。これにより書込ク
ロックＷＲＴＣＬＫが５５個カウントされる度に遅延回
路５９、したがって、加算回路５５より得られる値は＋
９更新されたものとなり、これを加算回路６３で８８０
計数回路５７からの値と加算することによっては所望の
書込アドレスが得られ、この書込アドレスによりインタ
ーリーブメモリ回路１５には受信データが第３図に示す
如くに書込されるところとなるものである。

一方、続出時にあっては続出スイッチ５２を介された続
出クロックＲＥＡＤＣＬＫが１６進カウンタ６１でカウ
ントされ、読出クロックＲＥＡＤＣＬＫが１６個カウン
トされる度に５５進カウンタ６２の値が＋１更新される
ものとなっている。１６進カウンタ６１は列方向のデー
タ数をカウントしているものであり、また、５５進カウ
ンタは行方向のデータ数をカウントしているわけである
。さて、列方向においては続出アドレスが続出の度に６
４アドレス分更新される必要があるが、この更新は定数
６４発生回路６４によっている。続出クロックＲＥＡＤ
ＣＬＫによっては定数６４発生回路６０が起動され、定
数６４発生回路６０からの定数６０は書込／読出切替ス
イッチ５６を介し定数９の場合と同様に加算されるよう
になっているものである。遅延回路５９での保持値は続
出クロックＲＥＡＤＣＬＫが入力される度に＋６４更新
されるが、読出クロックＲＥＡＤＣＬＫが１６個カウン
トされる度に１６進カウンタ６１が書込／読出切替スイ
ッチ５８を介し遅延回路５９をリセットするようにすれ
ば、加算回路６３からは所望の続出アドレスが得られ、
この続出アドレスによりインターリーブメモリ回路１５
からは受信データが第４図に示す如くに読出されるとこ
ろとなるものである。なお、この種技術に関するものと
しては特開昭５９−１４１８４４号公報および「光デイ
スクメモリと誤り制御」　（誤り訂正符号化技術の応用
事例くディジタル記録編〉■トリケップス　６１年７月
発行における第３章）が挙げられる。

〔発明が解決しようとする問題点〕

以上のように、これまでのアドレス発生においては定数
発生回路や加算回路、遅延回路などが要され、回路構成
やタイミング設計、信頬性の面で不利なものとなってい
る。

よって、本発明の目的は、インターリーブメモリ回路へ
のアドレス信号が構成簡単にして発生され得るビットイ
ンターリーブメモリ制御回路を供するにある。

〔問題点を解決するための手段〕

上記目的は、行方向指定用１列方向指定用のカウンタ出
力をそれぞれインターリーブメモリ回路への下位アドレ
ス、上位アドレスとして与えるとともに、行方向指定用
カウンタは書込クロックの他に続出時には列方向指定用
カウンタからの桁上げ信号をカウント可として、また、
列方向指定用カウンタは続出クロックの他に書込時には
行方向指定カウンタからの桁上げ信号をカウント可とし
て構成することで達成される。

〔作　用〕

受信データＸ−Ｙビットを行方同長がＸビットよりも大
、列方向長が少なくともＹビットとされたインターリー
ブメモリ回路に記憶し、また、それより受信データを読
み出す際でのアドレス発生用としてＸ進カウンタ、Ｙ進
カウンタがあれば十分であるというものである。Ｘ進、
Ｙ進のカウンタの出力はそれぞれインターリーブメモリ
回路には下位アドレス、上位アドレスとして与えられる
が、書込時にあっては書込クロックをカウントするＸ進
カウンタからの桁上げ信号はＹ進カウンタによってカウ
ントされる一方、続出時にあっては続出クロックをカウ
ントするＹ進カウンタからの桁上げ信号はＸ進カウンタ
によってカウントされるようになっているものである。

〔実施例〕

以下、本発明を第１図により説明する。第１図は第３図
に示すメモリ空間を有するインターリーブメモリ回路に
本発明を適用した場合での一例での回路構成を示したも
のである。これによると５５進カウンタ１３．１６進カ
ウンタ１４は既述のＸ進カウンタ、Ｙ進カウンタにそれ
ぞれ相当するが、これらが何をカウントするかは書込／
読出切替スイッチ１１．１２の切替状態如何によるよう
になっている。

書込／読出切替スイッチ１１．１２は書込時にはＷＲＴ
側に、また、続出時にはＲＥＡＤ側に切替接続されるよ
うになっているものである。

書込時にあっては受信データのビット各々に対応して発
生される書込クロックＷＲＴＣＬＫは５５進カウンタ１
３によってカウントされるが、それが５５個を単位とし
て行が更新されることから、５５進カウンタ１３の６ビ
ツト並列出力をインターリーブメモリ回路１５の下位６
ビツトアドレスＡＯ〜Ａ５として、また、５５進カウン
タ１３の桁上げ信号をカウントする１６進カウンタ１４
の４ビット並列出力をインターリーブメモリ回路１５の
上位４ビツトアドレスＡ６〜Ａ９として与えるようにす
れば、データの行方向アドレ我は５５進カウンタ１３の
６ビツト並列出力によって、また、列方向アドレスは１
６進カウンタ１４の４ビット並列出力によって所望に発
生されることになるものである。一方、続出時にあって
は、送信データのビット各々に対応して発生される続出
クロックＲＥＡＤＣＬＫは１６進カウンタ１４によって
カウントされるが、データの側方向アドレスはその４ビ
ット並列出力によって、また、その行方向アドレスは１
６進カウンタ１４からの桁上げ信号をカウントしている
５５進カウンタ１３の６ビツト並列出力にて発生される
ものである。

なお、上記の説明は送信側に関してのものであるが、受
信側に関しては第１図に示す受信データとして第４図に
示す如くのデータが入力されることから、データは列方
向に書込された後行方向に読出されることになる。この
ためには第１図に示す書込クロックＷＲＴＣＬＫと読出
クロックＲＥＡＤＣＬＫを入替するとともに、書込／読
出切替スイッチ１１．１２を逆に動作させることでイン
ターリーブメモリ回路に対するアドレス信号が発生可能
となり、第２図に示す如くのデータが得られることにな
る。

〔発明の効果〕

以上説明したように本発明による場合は、インターリー
ブメモリ回路への書込、続出のためのアドレスが構成簡
単にして発生され得るという効果がある。

【図面の簡単な説明】

第１図は、本発明によるインターリーブメモリ制御回路
の一例での構成を示す図、第２図、第３図、第４図は、
インターリーブメモリに対するデータの一般的な入出力
を説明するための図、第５図は、従来技術に係るインタ
ーリーブメモリ制御回路の構成を示す図である。 １１、１２・・・書込／読出切替スイッチ、１３・・・
５５進カウンタ、１４・・・１６進カウンタ。 代理人　弁理士　　秋　本　　正　実 第１図

Claims (1)

【特許請求の範囲】
1. １、シリアルデータＸ・Ｙビットを行方向長がＸビット
   よりも大、列方向長が少なくともＹビットとされたイン
   ターリーブメモリ回路に一旦記憶せしめた後、読み出す
   ためのインターリーブメモリ制御回路にして、行方向指
   定用、列方向指定用のＸ進、Ｙ進カウンタ各々の出力を
   それぞれ下位、上位のアドレスとしてインターリーブメ
   モリ回路に与えるとともに、行方向指定用Ｘ進カウンタ
   は書込時は書込クロックを、読出時には列方向指定用Ｙ
   進カウンタからの桁上げ信号をカウント可として、列方
   向指定用Ｙ進カウンタは読出時は読出クロックを、書込
   時には行方向指定用Ｘ進カウンタからの桁上げ信号をカ
   ウント可としてなる構成を特徴とするビットインターリ
   ーブメモリ制御回路。