JPS60153550A - デ−タ格納装置 - Google Patents
デ−タ格納装置Info
- Publication number
- JPS60153550A JPS60153550A JP1078784A JP1078784A JPS60153550A JP S60153550 A JPS60153550 A JP S60153550A JP 1078784 A JP1078784 A JP 1078784A JP 1078784 A JP1078784 A JP 1078784A JP S60153550 A JPS60153550 A JP S60153550A
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- Japan
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- address
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
１４分」
この発明は、デジタル機器において、一定数のワードか
らなる多数のフレームによって構成され、各フレームの
先頭にシンク信号をもつデジタルデータをメモリに格納
するデータ格納装置に関する。
らなる多数のフレームによって構成され、各フレームの
先頭にシンク信号をもつデジタルデータをメモリに格納
するデータ格納装置に関する。
ｋ米致朱
例えば磁気テープや磁気ディスク等から再生されるシリ
アルなデジタルデータは１通常第１図に示すように、一
定数のワード（図示の例では８個でそれぞれＷで示して
いる）からなる複数のフレーム単位によって構成され、
各フレームの先頭にシンク信号が入っている。
アルなデジタルデータは１通常第１図に示すように、一
定数のワード（図示の例では８個でそれぞれＷで示して
いる）からなる複数のフレーム単位によって構成され、
各フレームの先頭にシンク信号が入っている。
このようなデータをメモリ（ＲＡＭ）に格納するデータ
格納装置は、一般に第２図に示すように構成されている
。
格納装置は、一般に第２図に示すように構成されている
。
これを簡単に説明すると、再生ヘッド１によって磁気テ
ープあるいは磁気ディスクから再生した信号を、再生ア
ンプ２へ入力して増幅し、復調回路３によって復調して
シンク信号ａとデータの抜出し用クロックｂとデータビ
ットＣとに振分ける。
ープあるいは磁気ディスクから再生した信号を、再生ア
ンプ２へ入力して増幅し、復調回路３によって復調して
シンク信号ａとデータの抜出し用クロックｂとデータビ
ットＣとに振分ける。
ワードカウンタ５は、クロックｂによってフレーム毎に
ワード数をカウント（この例ではＷｌｌ〜ＷＬＢまで８
カウント）して、その各カウント出力をＲＡＭ７のアド
レスとして下位３ビツトに与える。
ワード数をカウント（この例ではＷｌｌ〜ＷＬＢまで８
カウント）して、その各カウント出力をＲＡＭ７のアド
レスとして下位３ビツトに与える。
一方、シンク検出回路４は、シンク信号ａが入力すると
ワンショットのシンククロックツ（ルスに変換して出力
し、ワードカウンタ５をリセットすると共にシンクカウ
ンタ６をカウントアツプさせる。このシンクカウンタ６
のカウント出力は、ＲＡＭ７のアドレスの下位から４番
目以上のビットとして与えられる。
ワンショットのシンククロックツ（ルスに変換して出力
し、ワードカウンタ５をリセットすると共にシンクカウ
ンタ６をカウントアツプさせる。このシンクカウンタ６
のカウント出力は、ＲＡＭ７のアドレスの下位から４番
目以上のビットとして与えられる。
このようにして、ＲＡＭ７上のアドレスとしては、下位
３ビツトがワードアドレス、４番目以上の上位ビットが
フレームアドレスとして構成される。
３ビツトがワードアドレス、４番目以上の上位ビットが
フレームアドレスとして構成される。
データは、例えば１ワ一ド単位を８ビツトとするシリア
ルなデータビットＣによって構成されており、それがシ
リアル／パラレル変換回路８によってパラレルデータに
変換され、アドレスがアクセスされると同時にＲＡＭ７
に書き込まれる。
ルなデータビットＣによって構成されており、それがシ
リアル／パラレル変換回路８によってパラレルデータに
変換され、アドレスがアクセスされると同時にＲＡＭ７
に書き込まれる。
このようにすると、１フレーム内のデ°−夕が２１１個
（ｎ＝１．２．３・・・）のワードで構成されている場
合には、フレーム単位のカウントをアドレスのｎ＋１以
上のビットに当てることが可能である。
（ｎ＝１．２．３・・・）のワードで構成されている場
合には、フレーム単位のカウントをアドレスのｎ＋１以
上のビットに当てることが可能である。
例えば、■フレーム内のワード数が３２（２’）の場合
には、下位５ビツトをワードアドレス用に。
には、下位５ビツトをワードアドレス用に。
第６ビット目以上をフレームカウント用ビットに当てら
れる。
れる。
また、このようにフレーム単位でアドレス指定する必要
性は、これらのデータが伝送路上で欠落する場合がある
ため、全てワード単位のカウントでアドレス指定すると
、この欠落のためにアドレス値が次第にずれていく可能
性がある。
性は、これらのデータが伝送路上で欠落する場合がある
ため、全てワード単位のカウントでアドレス指定すると
、この欠落のためにアドレス値が次第にずれていく可能
性がある。
したがって、大きく見たフレーム単位、さらには何フレ
ームかをまとめたブロック単位でのアドレス指定が必要
となる。
ームかをまとめたブロック単位でのアドレス指定が必要
となる。
ところで、データの１フレーム内のワード数が、常に２
′の形で与えられるとき限らない。ノ）−ド構成の簡易
化のためには２ｙＬの形が都合よいが。
′の形で与えられるとき限らない。ノ）−ド構成の簡易
化のためには２ｙＬの形が都合よいが。
符号の誤り率や訂正能力等の考慮によりこの限りでない
場合もある。
場合もある。
例えば、第３図に示すように１フレーム内のワード数が
２４個の場合、下位５ビツトにワードアドレスを、第６
ビット目以上にフレームアドレスを当ててアドレスを構
成してＲＡＭにデータを格納するようにすると、第４図
に示すようにＲＡＭ上に空白が生じてしまい、効率のよ
いメモリの利用ができなくなってしまう。
２４個の場合、下位５ビツトにワードアドレスを、第６
ビット目以上にフレームアドレスを当ててアドレスを構
成してＲＡＭにデータを格納するようにすると、第４図
に示すようにＲＡＭ上に空白が生じてしまい、効率のよ
いメモリの利用ができなくなってしまう。
すなわち、第４図において縦が下位５ビツトで与えられ
るワードアドレスで、横が第６ビット目以上で与えられ
るフレームアドレスであるが、実際にデータが格納され
るのは斜線を施して示した領域だけである。
るワードアドレスで、横が第６ビット目以上で与えられ
るフレームアドレスであるが、実際にデータが格納され
るのは斜線を施して示した領域だけである。
■一度
この発明は、このような従来の問題点に着目してなされ
たもので、格納すべきデータの１フレーム内のワード数
が２７ の形でない場合でも、フレームカウントを行な
いながら、メモリの全ての領域に対して空白を生じさせ
ることなく効率よく利用してデータを格納することがで
きるデータ格納装置を提供することを目的とする。
たもので、格納すべきデータの１フレーム内のワード数
が２７ の形でない場合でも、フレームカウントを行な
いながら、メモリの全ての領域に対して空白を生じさせ
ることなく効率よく利用してデータを格納することがで
きるデータ格納装置を提供することを目的とする。
亀−緩
そのため、この発明によるデータ格納装置は。
格納すべきデータのフレーム毎のワード数をカウントす
るワードカウンタのカウント出力と、レジスタから出力
されてシンク信号が到来する毎に１フレーム内のワード
数に相当する定数を加算′した値に更新されるフレーム
アドレスとを加算して、メモリにデータ書き込み用アド
レスとして与えるアドレス制御装置を設けることにより
、データのない空白のアドレスが生じないようにしたも
のである。
るワードカウンタのカウント出力と、レジスタから出力
されてシンク信号が到来する毎に１フレーム内のワード
数に相当する定数を加算′した値に更新されるフレーム
アドレスとを加算して、メモリにデータ書き込み用アド
レスとして与えるアドレス制御装置を設けることにより
、データのない空白のアドレスが生じないようにしたも
のである。
支１−但
以下、この発明の一実施例を第Ｓ図および第６図を参照
して説明する。
して説明する。
第５図は、この発明によるデータ格納装置のブロック図
で、紹２図と対応する部分には同一符号を付してあり、
それらの説明は省略する。
で、紹２図と対応する部分には同一符号を付してあり、
それらの説明は省略する。
図中に破線で囲んで示したアドレス制御装置１０がこの
発明による特徴部分であり、従来と同様なシンク検出回
路４およびワードカウンタ５と、フレームアドレスを発
生するレジスタ１１と、２個の加算回路１２．１３と、
加算回路１２の六入力としてｌフレーム内のワード数に
相当する定数データを与える定数発生回路１４とによっ
て構成されている。
発明による特徴部分であり、従来と同様なシンク検出回
路４およびワードカウンタ５と、フレームアドレスを発
生するレジスタ１１と、２個の加算回路１２．１３と、
加算回路１２の六入力としてｌフレーム内のワード数に
相当する定数データを与える定数発生回路１４とによっ
て構成されている。
そこで、このデータ格納装置によって第３図に示したよ
うに１フレーム内のワード数が２４のデータを、メモリ
であるＲＡＭ７に格納する場合を例にこの実施例の作用
を説明する。
うに１フレーム内のワード数が２４のデータを、メモリ
であるＲＡＭ７に格納する場合を例にこの実施例の作用
を説明する。
再生ヘッド１からの再生出力が、再生アンプ２を通って
復調回路３で復調さ４し、ワードカウント用クロックａ
とシンク信号すとデータピッ、トＣに分離されるのは従
来と同様である。
復調回路３で復調さ４し、ワードカウント用クロックａ
とシンク信号すとデータピッ、トＣに分離されるのは従
来と同様である。
アドレス制御装置１０において、ワードカウンタ５は復
調回路３からのクロックｂをカウントする５ビツトのカ
ウンタで、その５ビツトの１カウント出力を加算回路１
３の六入力として与える。そして、シンク検出回路４か
らのシンククロックパルスがリセット端子に入力される
と、カウント値をリセットして再び「０」からカウント
を始める。
調回路３からのクロックｂをカウントする５ビツトのカ
ウンタで、その５ビツトの１カウント出力を加算回路１
３の六入力として与える。そして、シンク検出回路４か
らのシンククロックパルスがリセット端子に入力される
と、カウント値をリセットして再び「０」からカウント
を始める。
レジスタ１１は１例えは８ビツトのフレームアドレスを
出力するが、始めは出力（フレームアドレスラを「０」
にし、その後シンク検出回路４からシンククロックパル
スが入力する毎に、加算回路１２による加算出力をラッ
チして出力を更新する。
出力するが、始めは出力（フレームアドレスラを「０」
にし、その後シンク検出回路４からシンククロックパル
スが入力する毎に、加算回路１２による加算出力をラッ
チして出力を更新する。
この例では、ｌフレーム内のワード数が「２４」なので
、定数発生回路１４は［２４」のデータを発生しており
、加算回路１２はレジスタ１１からのＢ入力にこの定数
発生回路１４からの六入力である［２４」を加算して出
力し、そ４Ｌを再びレジスタ１１にラッチ用データとし
て与える。
、定数発生回路１４は［２４」のデータを発生しており
、加算回路１２はレジスタ１１からのＢ入力にこの定数
発生回路１４からの六入力である［２４」を加算して出
力し、そ４Ｌを再びレジスタ１１にラッチ用データとし
て与える。
イニシャライズ状態では、レジスタ１１の出力はｒＯ」
にリセットされており、シンク検出回路４からのシンク
クロックパルスは２４ワード毎に出力されるので、ワー
ドカウンタ５のカウント出力はＯ〜２３までであるから
、加算回路１６の出力Σによるアドレスは０〜２３まで
を与える。
にリセットされており、シンク検出回路４からのシンク
クロックパルスは２４ワード毎に出力されるので、ワー
ドカウンタ５のカウント出力はＯ〜２３までであるから
、加算回路１６の出力Σによるアドレスは０〜２３まで
を与える。
次に、シンク検出回路４がシンク信号ａを検出すると、
レジスタ１１の出力であるフレームアドレスが［２４」
になるので、加算回路１３の出力Σによるアドレスは２
４〜４７を与える。
レジスタ１１の出力であるフレームアドレスが［２４」
になるので、加算回路１３の出力Σによるアドレスは２
４〜４７を与える。
このようにして、加算回路１６の出力によってＲＡＭ７
のアドレスを指定して、復調回路３からのデータビット
Ｃをシリアル／パラレル変換回路８によって変換した８
ビツトのパラレルデータをＲＡＭ７に書き込むようにす
れば、ＲＡＭＶ上には第６図に示すようにデータの各ワ
ードが順次空白を生ずることなく書き込まれ、しかもア
ドレスが２４進む毎にシンククロックによってアクセス
されることになる。
のアドレスを指定して、復調回路３からのデータビット
Ｃをシリアル／パラレル変換回路８によって変換した８
ビツトのパラレルデータをＲＡＭ７に書き込むようにす
れば、ＲＡＭＶ上には第６図に示すようにデータの各ワ
ードが順次空白を生ずることなく書き込まれ、しかもア
ドレスが２４進む毎にシンククロックによってアクセス
されることになる。
したがって、フレーム毎にデータをアドレスカウントし
て、且つメモリ上に無駄を生じることなくデータを格納
することができる。
て、且つメモリ上に無駄を生じることなくデータを格納
することができる。
肱−策
以上、実施例について説明してきたように、この発明に
よるデータ格納装置は、格納すべきデータの１フレーム
内のワード数が２′″ の形でない場合でも、フレーム
毎のアドレスカウントを行ないながら、メモリの全ての
領域を無駄なく有効に利用してデータを格納することが
できる。
よるデータ格納装置は、格納すべきデータの１フレーム
内のワード数が２′″ の形でない場合でも、フレーム
毎のアドレスカウントを行ないながら、メモリの全ての
領域を無駄なく有効に利用してデータを格納することが
できる。
第１図は、メモリに格納すべきデジタルデータの構成例
を示す説明図、 第２図は、従来のデータ格納装置の一例を示すブロック
図。 第３図は、メモリに格納すべきデジタルデータの他の構
成例を示す説明図。 第４図は、第２図のデータ格納装置によって第３図のチ
ー°夕を格納した場合のメモリ上のデータ格納状態を示
す説明図、 第５図は、この発明の一実施例を示すデータ格納装置の
ブロック図。 第６図は、第５図のデータ格納装置によって第６図のデ
ータを格納した場合のメモリ上のテ−タ格納状態を示す
説明図である。 １・・・再生ヘッド ２・・・再生アンプ６・・・復調
回路 ４・・・シンク検出回路５・・・ワードカウンタ
７・・・メモリ（ＲＡＭ）８・・・シリアル／パラレ
ル変換回路
を示す説明図、 第２図は、従来のデータ格納装置の一例を示すブロック
図。 第３図は、メモリに格納すべきデジタルデータの他の構
成例を示す説明図。 第４図は、第２図のデータ格納装置によって第３図のチ
ー°夕を格納した場合のメモリ上のデータ格納状態を示
す説明図、 第５図は、この発明の一実施例を示すデータ格納装置の
ブロック図。 第６図は、第５図のデータ格納装置によって第６図のデ
ータを格納した場合のメモリ上のテ−タ格納状態を示す
説明図である。 １・・・再生ヘッド ２・・・再生アンプ６・・・復調
回路 ４・・・シンク検出回路５・・・ワードカウンタ
７・・・メモリ（ＲＡＭ）８・・・シリアル／パラレ
ル変換回路
Claims (1)
- １一定数のワードからなる多数のフレームによって構成
され、各フレームの先頭にシンク信号をもつデジタルデ
ータをメモリに格納するデータ格納装置において、前記
データのフレーム毎にワード数をカウントするワードカ
ウンタと、フレームアドレスを出力するレジスタと、該
レジスタの出力に前記データの１フレームのワード数に
相当する定数を加算して前記レジスタに与える加算回路
と、前記データのシンク信号が入力する毎にシンククロ
ックパルスに変換して前記レジスタおよびワードカウン
タに出力し、前記レジスタに前記加算回路の出力値をラ
ッチしてフレームアドレス出力を更新させ、前記ワード
カウンタをリセットさせるシンク検出回路と、前記ワー
ドｒ万ンタとレジスタの各出力を加算して前記メモリに
データ書き込み用アドレスとして与える加算回路とから
なるアドレス制御装置を設けたことを特徴とするデータ
格納装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1078784A JPS60153550A (ja) | 1984-01-24 | 1984-01-24 | デ−タ格納装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1078784A JPS60153550A (ja) | 1984-01-24 | 1984-01-24 | デ−タ格納装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60153550A true JPS60153550A (ja) | 1985-08-13 |
Family
ID=11760042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1078784A Pending JPS60153550A (ja) | 1984-01-24 | 1984-01-24 | デ−タ格納装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60153550A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02190968A (ja) * | 1989-01-19 | 1990-07-26 | Nec Corp | ベクトル処理装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS589969A (ja) * | 1981-07-08 | 1983-01-20 | Nisshin Steel Co Ltd | 鋼帯の片面めつき装置 |
-
1984
- 1984-01-24 JP JP1078784A patent/JPS60153550A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS589969A (ja) * | 1981-07-08 | 1983-01-20 | Nisshin Steel Co Ltd | 鋼帯の片面めつき装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02190968A (ja) * | 1989-01-19 | 1990-07-26 | Nec Corp | ベクトル処理装置 |
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