JPH097365A - Ｃｄ−ｒｏｍ用ｄｒａｍアドレス生成回路 - Google Patents
Ｃｄ−ｒｏｍ用ｄｒａｍアドレス生成回路Info
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- JPH097365A JPH097365A JP7180727A JP18072795A JPH097365A JP H097365 A JPH097365 A JP H097365A JP 7180727 A JP7180727 A JP 7180727A JP 18072795 A JP18072795 A JP 18072795A JP H097365 A JPH097365 A JP H097365A
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Abstract
(57)【要約】
【目的】ＣＤ−ＲＯＭ用ＤＲＡＭアドレス生成回路にお
いてエラー訂正のシンドローム演算のページモードの連
続アクセス回数を増やす。 【構成】入力及び出力データ用アドレス生成回路に４３
進または８６進のカウンタまたはＲＯＭを有し、エラー
訂正用として入力アドレス生成回路で生成されたＤＲＡ
Ｍアドレスに対応したＣＤ−ＲＯＭのエラー訂正フォー
マットに従ったシンドローム演算のアドレスを生成する
アドレス生成回路を有する。 【効果】ＤＲＡＭページモードの連続回数が増加するた
め、エラー訂正に要するサイクル数が減少し、速いデー
タ読み出しに対応でき、同じデータレートであれば、内
部サイクルが長くでき、素子のサイズを小さくすること
ができ、低コスト低消費電力化する。
いてエラー訂正のシンドローム演算のページモードの連
続アクセス回数を増やす。 【構成】入力及び出力データ用アドレス生成回路に４３
進または８６進のカウンタまたはＲＯＭを有し、エラー
訂正用として入力アドレス生成回路で生成されたＤＲＡ
Ｍアドレスに対応したＣＤ−ＲＯＭのエラー訂正フォー
マットに従ったシンドローム演算のアドレスを生成する
アドレス生成回路を有する。 【効果】ＤＲＡＭページモードの連続回数が増加するた
め、エラー訂正に要するサイクル数が減少し、速いデー
タ読み出しに対応でき、同じデータレートであれば、内
部サイクルが長くでき、素子のサイズを小さくすること
ができ、低コスト低消費電力化する。
Description
【０００１】
【産業上の利用分野】本発明はＤＲＡＭを要するＣＤ−
ＲＯＭ装置に関し、特に誤り訂正の処理速度を高速化す
るアドレス生成回路に関する。
ＲＯＭ装置に関し、特に誤り訂正の処理速度を高速化す
るアドレス生成回路に関する。
【０００２】
【従来の技術】従来、この種のＣＤ−ＲＯＭ用ＤＲＡＭ
アドレス生成回路は、図５に示すような構成とされてい
る。
アドレス生成回路は、図５に示すような構成とされてい
る。
【０００３】ＣＤドライブからのシリアルデータを入力
処理ブロックが１バイト単位のデータに変換し、ＤＲＡ
Ｍに書き込む。そのときのアドレスは、図５に示すよう
に、入力アドレスカウンタ１５で生成され、マルチプレ
クサ１６を通して出力される。
処理ブロックが１バイト単位のデータに変換し、ＤＲＡ
Ｍに書き込む。そのときのアドレスは、図５に示すよう
に、入力アドレスカウンタ１５で生成され、マルチプレ
クサ１６を通して出力される。
【０００４】データは同期パターンの次から「０」番
地、「１」番地の順に「２３３９」番地までＤＲＡＭに
書き込まれた後、次にエラー訂正処理を行う。
地、「１」番地の順に「２３３９」番地までＤＲＡＭに
書き込まれた後、次にエラー訂正処理を行う。
【０００５】エラー訂正処理は、図６に示すように、Ｑ
系列（Ｑシーケンス）のシンドローム演算は、０、８６
…と８６おきにデータを読み出してシンドローム演算を
行う。Ｐ系列は、０、８８…と８８おきにデータを読み
出してシンドローム演算を行う。
系列（Ｑシーケンス）のシンドローム演算は、０、８６
…と８６おきにデータを読み出してシンドローム演算を
行う。Ｐ系列は、０、８８…と８８おきにデータを読み
出してシンドローム演算を行う。
【０００６】４３進カウンタ１７は、Ｑ系列時には、系
列内のデータをカウントし、Ｐ系列（Ｐシーケンス）時
には、系列数をカウントするカウンタである。
列内のデータをカウントし、Ｐ系列（Ｐシーケンス）時
には、系列数をカウントするカウンタである。
【０００７】２６進カウンタ１８は、Ｑ系列時には系列
数をカウントし、Ｐ系列時には系列内のデータをカウン
トするカウンタである。
数をカウントし、Ｐ系列時には系列内のデータをカウン
トするカウンタである。
【０００８】Ｐ系列の場合、４３進カウンタ１７の出力
を〈43〉、２６進カウンタ１８の出力を〈26〉とする
と、Ｐ系列のシンドローム演算アドレスは次式（１）で
与えられる。
を〈43〉、２６進カウンタ１８の出力を〈26〉とする
と、Ｐ系列のシンドローム演算アドレスは次式（１）で
与えられる。
【０００９】〈26〉×８６＋〈43〉×２ …(1)
【００１０】２６進カウンタ１８の出力がマルチプレク
サ２１で選択され、４３倍ＲＯＭ２２のアドレスとな
る。
サ２１で選択され、４３倍ＲＯＭ２２のアドレスとな
る。
【００１１】４３倍ＲＯＭ２２の出力が〈26〉×４３と
なり、これをシフトして４３進カウンタ１７の出力と第
２の加算器２３で加算することにより、Ｐ系列のシンド
ローム演算アドレスが生成される。
なり、これをシフトして４３進カウンタ１７の出力と第
２の加算器２３で加算することにより、Ｐ系列のシンド
ローム演算アドレスが生成される。
【００１２】Ｑ系列のシンドローム演算のアドレスは、
次式（２）で与えられる。
次式（２）で与えられる。
【００１３】
【数１】
【００１４】上式（２）の下線部はリミッタ２０で生成
する。４３進カウンタ１７の出力と２６進カウンタ１８
の出力を第１の加算器１９で加算し、リミッタ２０に入
力する。
する。４３進カウンタ１７の出力と２６進カウンタ１８
の出力を第１の加算器１９で加算し、リミッタ２０に入
力する。
【００１５】リミッタ２０の出力はマルチプレクサ２１
で選択され、４３倍ＲＯＭ２２のアドレスとなる。
で選択され、４３倍ＲＯＭ２２のアドレスとなる。
【００１６】４３倍ＲＯＭ２２の出力が、上式（２）に
おける下線部×４３となり、これをシフトして４３進カ
ウンタ１７の出力と第２の加算器２３で加算することに
より、上式（２）に示したＱ系列のシンドローム演算ア
ドレスが生成される。
おける下線部×４３となり、これをシフトして４３進カ
ウンタ１７の出力と第２の加算器２３で加算することに
より、上式（２）に示したＱ系列のシンドローム演算ア
ドレスが生成される。
【００１７】エラー訂正を行った後、データ出力を行
う。
う。
【００１８】データ出力のアドレスは、アドレスカウン
タ２４で生成され、マルチプレクサ１６を通して出力さ
れる。マルチプレクサ１６の出力は第３の加算器２５で
上位アドレスと加算されロウ・カラムアドレス選択回路
２６に入力される。
タ２４で生成され、マルチプレクサ１６を通して出力さ
れる。マルチプレクサ１６の出力は第３の加算器２５で
上位アドレスと加算されロウ・カラムアドレス選択回路
２６に入力される。
【００１９】ロウ・カラムアドレス選択回路２６では、
上位アドレスがロウアドレスとして、下位アドレスがカ
ラムアドレスとして選択され、ＤＲＡＭアドレス出力と
なる。
上位アドレスがロウアドレスとして、下位アドレスがカ
ラムアドレスとして選択され、ＤＲＡＭアドレス出力と
なる。
【００２０】メモリアドレスについて図６を用いて説明
する。図６における各数字はＣＤドライブから入力され
てくる順番を示す。また、図６に破線で示す境界線は、
１Ｍ（１メガビット）ＤＲＡＭを用いた場合の同一ロウ
アドレス内に含まれるアドレスの境界を示す。
する。図６における各数字はＣＤドライブから入力され
てくる順番を示す。また、図６に破線で示す境界線は、
１Ｍ（１メガビット）ＤＲＡＭを用いた場合の同一ロウ
アドレス内に含まれるアドレスの境界を示す。
【００２１】Ｑ系列のシンドローム演算を行うときのア
ドレスは８６ずつ増加する（図６において斜め方向に進
む）。Ｐ系列のシンドローム演算を行うときのアドレス
は８８ずつ増加する（図６において縦方向に増加す
る）。
ドレスは８６ずつ増加する（図６において斜め方向に進
む）。Ｐ系列のシンドローム演算を行うときのアドレス
は８８ずつ増加する（図６において縦方向に増加す
る）。
【００２２】この８６または８８ずつ増加するアドレス
を生成するために４３倍するＲＯＭを用いる場合もあ
る。この時ＤＲＡＭのアクセスは１データずつランダム
リードするか、あるいは境界線内のデータをページモー
ドで読み出す。
を生成するために４３倍するＲＯＭを用いる場合もあ
る。この時ＤＲＡＭのアクセスは１データずつランダム
リードするか、あるいは境界線内のデータをページモー
ドで読み出す。
【００２３】
【発明が解決しようとする課題】上記した従来のＣＤ−
ＲＯＭ用ＤＲＡＭアドレス生成回路は、ＣＤドライブか
ら入力されてくる順にデータをメモリ（ＤＲＡＭ）に書
き込んでいたため、ページモードの連続アクセス回数は
１Ｍ（メガビット）ＤＲＡＭの場合最大３回になる。す
なわち、図５の破線の境界線内が、同一ロウアドレス内
であるデータであるため、斜め方向又は縦方向にページ
モード［ＲＡＳ（row address strobe）］をアクティブ
に保持し、カラムアドレスＮＯＭＩを順次供給し且つこ
れにカラムアドレスに対応してＣＡＳ（column address
strobe）を順次アクティブとして同一ロウアドレス内
の複数のデータで連続的にアクセスする高速アクセスモ
ード）で連続に読み出すためには、３個しか連続してい
ないことになる。
ＲＯＭ用ＤＲＡＭアドレス生成回路は、ＣＤドライブか
ら入力されてくる順にデータをメモリ（ＤＲＡＭ）に書
き込んでいたため、ページモードの連続アクセス回数は
１Ｍ（メガビット）ＤＲＡＭの場合最大３回になる。す
なわち、図５の破線の境界線内が、同一ロウアドレス内
であるデータであるため、斜め方向又は縦方向にページ
モード［ＲＡＳ（row address strobe）］をアクティブ
に保持し、カラムアドレスＮＯＭＩを順次供給し且つこ
れにカラムアドレスに対応してＣＡＳ（column address
strobe）を順次アクティブとして同一ロウアドレス内
の複数のデータで連続的にアクセスする高速アクセスモ
ード）で連続に読み出すためには、３個しか連続してい
ないことになる。
【００２４】ＣＤ−ＲＯＭのデータ読み出し速度が増加
するにつれ、１セクタ分の処理に認められる時間区間
（同期信号の間隔）が短くなり、処理にかけるサイクル
数が減少する（４倍速では１セクタ２３４０バイトの処
理時間は倍速モードの１／２となり、倍速では１セクタ
分のデータが入力される時間内に１セクタ分の訂正処理
が終了する場合でも、４倍速では１セクタ分の訂正処理
が終わらない場合がある。なお、一般に１セクタのデー
タの読み込みが終了するまでに訂正が終了しなければな
らない。
するにつれ、１セクタ分の処理に認められる時間区間
（同期信号の間隔）が短くなり、処理にかけるサイクル
数が減少する（４倍速では１セクタ２３４０バイトの処
理時間は倍速モードの１／２となり、倍速では１セクタ
分のデータが入力される時間内に１セクタ分の訂正処理
が終了する場合でも、４倍速では１セクタ分の訂正処理
が終わらない場合がある。なお、一般に１セクタのデー
タの読み込みが終了するまでに訂正が終了しなければな
らない。
【００２５】また、ホストへの転送速度も上がっている
ため、データ数とサイクル数の比が問題になる。
ため、データ数とサイクル数の比が問題になる。
【００２６】ところで、ＤＲＡＭを用いる場合、ロウア
ドレスとカラムアドレスの両者を指定して１個のアドレ
スをアクセスするため、ランダムリードの場合１個のデ
ータをアクセスするのに２回アドレスを指定しなければ
ならない。
ドレスとカラムアドレスの両者を指定して１個のアドレ
スをアクセスするため、ランダムリードの場合１個のデ
ータをアクセスするのに２回アドレスを指定しなければ
ならない。
【００２７】そして、１回のロウアドレス内のアクセス
間のインターバルが１サイクル、ロウ、カラムの各アド
レス指定に各１サイクルを要するとすると、この場合１
データにつき３サイクルを要することになる。
間のインターバルが１サイクル、ロウ、カラムの各アド
レス指定に各１サイクルを要するとすると、この場合１
データにつき３サイクルを要することになる。
【００２８】また、ページモードにおいて３回連続して
アクセスする場合には、３個のデータをアクセスするの
に５サイクルを要するため、１データにつき１．６６サ
イクルを要する。
アクセスする場合には、３個のデータをアクセスするの
に５サイクルを要するため、１データにつき１．６６サ
イクルを要する。
【００２９】このように、ｎ回連続アクセスの場合は１
データにつき（ｎ＋２）／ｎサイクルを要するため、連
続アクセス回数が多いほど１セクタの処理に要するサイ
クル数が減少する。
データにつき（ｎ＋２）／ｎサイクルを要するため、連
続アクセス回数が多いほど１セクタの処理に要するサイ
クル数が減少する。
【００３０】ＤＲＡＭのアクセス回数は、入力と出力は
１回ずつ書き込み、読み出すだけだが、エラー訂正は、
Ｐ，Ｑ２系列存在するため、１回訂正するだけでも２回
読み出し、２回では４回読み出す必要がある。
１回ずつ書き込み、読み出すだけだが、エラー訂正は、
Ｐ，Ｑ２系列存在するため、１回訂正するだけでも２回
読み出し、２回では４回読み出す必要がある。
【００３１】一方、前述したように、前記従来例では、
最大３回しか連続アクセスができないため、ＣＤ−ＲＯ
Ｍのデータ読み出し速度が増加すると、１セクタ内に訂
正処理が終了しなくなってしまうという問題点があっ
た。
最大３回しか連続アクセスができないため、ＣＤ−ＲＯ
Ｍのデータ読み出し速度が増加すると、１セクタ内に訂
正処理が終了しなくなってしまうという問題点があっ
た。
【００３２】従って、本発明は上記問題点を解消し、エ
ラー訂正のシンドローム演算のページモードの連続アク
セス回数を増大することを可能とするアドレス生成回路
を提供することを目的とする。
ラー訂正のシンドローム演算のページモードの連続アク
セス回数を増大することを可能とするアドレス生成回路
を提供することを目的とする。
【００３３】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、ＣＤドライブからのデータをＤＲＡＭに
書き込む際のアドレスを、前記ＣＤ−ＲＯＭのエラー訂
正におけるＰ系列のシンドローム演算に合わせて該デー
タを入力するように生成する回路手段を、有することを
特徴とするＣＤ−ＲＯＭ用ＤＲＡＭアドレス生成回路を
提供する。
め、本発明は、ＣＤドライブからのデータをＤＲＡＭに
書き込む際のアドレスを、前記ＣＤ−ＲＯＭのエラー訂
正におけるＰ系列のシンドローム演算に合わせて該デー
タを入力するように生成する回路手段を、有することを
特徴とするＣＤ−ＲＯＭ用ＤＲＡＭアドレス生成回路を
提供する。
【００３４】本発明においては、好ましくは、前記回路
手段によりデータ入力と出力のアドレス生成を行うこと
を特徴とする。
手段によりデータ入力と出力のアドレス生成を行うこと
を特徴とする。
【００３５】本発明においては、好ましくは、前記回路
手段が、４３進または８６進カウンタからなることを特
徴とする。
手段が、４３進または８６進カウンタからなることを特
徴とする。
【００３６】また、本発明においては、好ましくは、２
６進カウンタと４３進カウンタとを備え、Ｐ系列のシン
ドローム演算用アドレスは前記２６進カウンタと前記４
３進カウンタで生成することを特徴とする。
６進カウンタと４３進カウンタとを備え、Ｐ系列のシン
ドローム演算用アドレスは前記２６進カウンタと前記４
３進カウンタで生成することを特徴とする。
【００３７】さらに、本発明においては、好ましくは、
前記２６進カウンタと前記４３進カウンタの出力を加算
する第１の加算器と、前記第１の加算器の出力がある一
定値を超えるとリセットする第１のリミッタと、前記４
３進カウンタの出力がある一定値を超えるとリセットす
る第２のリミッタと、を有し、Ｑ系列のシンドローム演
算用アドレスは前記第１のリミッタの出力と前記第２の
リミッタの出力で生成することを特徴とする。
前記２６進カウンタと前記４３進カウンタの出力を加算
する第１の加算器と、前記第１の加算器の出力がある一
定値を超えるとリセットする第１のリミッタと、前記４
３進カウンタの出力がある一定値を超えるとリセットす
る第２のリミッタと、を有し、Ｑ系列のシンドローム演
算用アドレスは前記第１のリミッタの出力と前記第２の
リミッタの出力で生成することを特徴とする。
【００３８】そして、本発明は、ＣＤドライブからのデ
ータをＤＲＡＭに書き込むためのアドレスを、エラー訂
正用シンドローム演算の読み出しアドレスに適合した順
に従って生成し、該シンドローム演算の読み出しアドレ
スが同一ページ内に予め定めた所定個数入るようにデー
タの書き込みを制御するする第１の回路手段と、該アド
レスに書き込まれたデータをエラー訂正用シンドローム
演算に従った順で読み出すための読み出しアドレスを生
成する第２の回路手段と、を少なくとも備え、前記第１
又は第２の回路手段の出力が選択手段を介して前記ＤＲ
ＡＭのアドレスに出力されることを特徴とするＣＤ−Ｒ
ＯＭ用ＤＲＡＭのアドレス生成回路を提供する。
ータをＤＲＡＭに書き込むためのアドレスを、エラー訂
正用シンドローム演算の読み出しアドレスに適合した順
に従って生成し、該シンドローム演算の読み出しアドレ
スが同一ページ内に予め定めた所定個数入るようにデー
タの書き込みを制御するする第１の回路手段と、該アド
レスに書き込まれたデータをエラー訂正用シンドローム
演算に従った順で読み出すための読み出しアドレスを生
成する第２の回路手段と、を少なくとも備え、前記第１
又は第２の回路手段の出力が選択手段を介して前記ＤＲ
ＡＭのアドレスに出力されることを特徴とするＣＤ−Ｒ
ＯＭ用ＤＲＡＭのアドレス生成回路を提供する。
【００３９】
【作用】本発明においては、エラー訂正のシンドローム
演算用のメモリアドレスを同一ページ内に多数入るよう
に入力データを書き込むアドレスと出力データを読み出
すアドレスを生成することを特徴としており、エラー訂
正のシンドローム演算を行うときにＤＲＡＭのページモ
ードの連続回数が増加するため、エラー訂正に要するサ
イクル数が減少し、１セクタ分の処理が終わるまでの時
間が短くなり、データ入力のレートが短くなる。
演算用のメモリアドレスを同一ページ内に多数入るよう
に入力データを書き込むアドレスと出力データを読み出
すアドレスを生成することを特徴としており、エラー訂
正のシンドローム演算を行うときにＤＲＡＭのページモ
ードの連続回数が増加するため、エラー訂正に要するサ
イクル数が減少し、１セクタ分の処理が終わるまでの時
間が短くなり、データ入力のレートが短くなる。
【００４０】
【実施例】図面を参照して、本発明の実施例を以下に説
明する。
明する。
【００４１】図１は本発明の一実施例の構成を示すブロ
ック図である。
ック図である。
【００４２】図１を参照して、８６進カウンタ１は、そ
の０〜４ビットめはマルチプレクサ３のＡ入力の０〜４
ビットめにそれぞれ接続し、５、６ビットめはマルチプ
レクサ３のＡ入力の９、１０ビットめにそれぞれ接続す
る。
の０〜４ビットめはマルチプレクサ３のＡ入力の０〜４
ビットめにそれぞれ接続し、５、６ビットめはマルチプ
レクサ３のＡ入力の９、１０ビットめにそれぞれ接続す
る。
【００４３】バイナリカウンタ２は、８６進カウンタ１
が８６カウントするとクロックが１回入力され、その０
〜４ビットめはマルチプレクサ３のＡ入力の５〜８ビッ
トめにそれぞれ接続し、５ビットめはマルチプレクサ３
のＡ入力の１１ビットめに接続される。これらマルチプ
レクサ３のＡ入力に接続されるデータは、ＣＤドライブ
からのデータを書き込むときに選択され、入力アドレス
となる。なお、マルチプレクサ３は不図示の選択信号に
基づき入力Ａ〜Ｄのいずれか一を選択して出力する。
が８６カウントするとクロックが１回入力され、その０
〜４ビットめはマルチプレクサ３のＡ入力の５〜８ビッ
トめにそれぞれ接続し、５ビットめはマルチプレクサ３
のＡ入力の１１ビットめに接続される。これらマルチプ
レクサ３のＡ入力に接続されるデータは、ＣＤドライブ
からのデータを書き込むときに選択され、入力アドレス
となる。なお、マルチプレクサ３は不図示の選択信号に
基づき入力Ａ〜Ｄのいずれか一を選択して出力する。
【００４４】この様子を図２のメモリマップに表す。さ
らに、図２のメモリマップの詳細を図３及び図４に示
す。図中の数字はＣＤドライブから入力されてきた順を
示す。なお、図２の斜線部は読み書きされない領域を示
す。
らに、図２のメモリマップの詳細を図３及び図４に示
す。図中の数字はＣＤドライブから入力されてきた順を
示す。なお、図２の斜線部は読み書きされない領域を示
す。
【００４５】４３進カウンタ５は、Ｑ系列時には系列内
のデータをカウントし、Ｐ系列時には系列数をカウント
するカウンタである。
のデータをカウントし、Ｐ系列時には系列数をカウント
するカウンタである。
【００４６】２６進カウンタ６は、Ｑ系列時には系列数
をカウントし、Ｐ系列時には系列内のデータをカウント
するカウンタである。
をカウントし、Ｐ系列時には系列内のデータをカウント
するカウンタである。
【００４７】４３進カウンタ５の０〜４ビットめは、マ
ルチプレクサ３のＢ入力の０〜４ビットめに接続し、
５、６ビットめはマルチプレクサ３のＢ入力の９、１０
ビットめに接続する。
ルチプレクサ３のＢ入力の０〜４ビットめに接続し、
５、６ビットめはマルチプレクサ３のＢ入力の９、１０
ビットめに接続する。
【００４８】２６進カウンタ６の０〜３ビットめは、マ
ルチプレクサ３のＢ入力の５〜８ビットめに接続し、４
ビットめはマルチプレクサ３のＢ入力の１１ビットめに
接続する。
ルチプレクサ３のＢ入力の５〜８ビットめに接続し、４
ビットめはマルチプレクサ３のＢ入力の１１ビットめに
接続する。
【００４９】マルチプレクサ３のＢ入力に接続されるデ
ータは、Ｐ系列のシンドローム生成を行う時に選択され
る。
ータは、Ｐ系列のシンドローム生成を行う時に選択され
る。
【００５０】また、２６進カウンタ６の出力と４３進カ
ウンタ５の出力は第１の加算器７に入力され、その出力
はリミッタ８に入力される。
ウンタ５の出力は第１の加算器７に入力され、その出力
はリミッタ８に入力される。
【００５１】リミッタ８の出力はマルチプレクサ３のＣ
入力の５〜８ビットめに接続される。
入力の５〜８ビットめに接続される。
【００５２】４３進カウンタ５の出力はリミッタ９にも
入力され、その出力はマルチプレクサ３のＣ入力の１〜
４ビットめに入力される。
入力され、その出力はマルチプレクサ３のＣ入力の１〜
４ビットめに入力される。
【００５３】マルチプレクサ３のＣ入力に接続されるデ
ータは、Ｑ系列のシンドローム生成を行う時に選択され
る。
ータは、Ｑ系列のシンドローム生成を行う時に選択され
る。
【００５４】第２の８６進カウンタ１０、第２のバイナ
リカウンタ１１は、８６進カウンタ１、バイナリカウン
タ２と同様の接続で、マルチプレクサ３のＤ入力に接続
される。マルチプレクサ３のＤ入力に接続されるデータ
は、データ出力を行うときに選択される。
リカウンタ１１は、８６進カウンタ１、バイナリカウン
タ２と同様の接続で、マルチプレクサ３のＤ入力に接続
される。マルチプレクサ３のＤ入力に接続されるデータ
は、データ出力を行うときに選択される。
【００５５】次に本実施例の動作について説明する。
【００５６】入力データは、８６進カウンタ１、バイナ
リカウンタ２によりその書き込みアドレスが生成され、
図２に示すように（図３及び図４も参照）、メモリに書
き込まれる。
リカウンタ２によりその書き込みアドレスが生成され、
図２に示すように（図３及び図４も参照）、メモリに書
き込まれる。
【００５７】次に、エラー訂正のシンドローム演算のア
ドレス生成は、４３進カウンタ５の出力を〈43〉、２６
進カウンタ６の出力を〈26〉とすると、Ｑ系列のアドレ
スは偶数アドレスのデータの場合、次式（３）で与えら
れる。
ドレス生成は、４３進カウンタ５の出力を〈43〉、２６
進カウンタ６の出力を〈26〉とすると、Ｑ系列のアドレ
スは偶数アドレスのデータの場合、次式（３）で与えら
れる。
【００５８】
【数２】
【００５９】上式（３）において実線の下線部はリミッ
タ８で、破線の下線部はリミッタ９で生成する。
タ８で、破線の下線部はリミッタ９で生成する。
【００６０】Ｐ系列は、〈43〉＜３２のとき、次式
（４）のようになる。
（４）のようになる。
【００６１】 〈43〉＜３２のとき、〈26〉×３２＋〈43〉×２ …(4)
【００６２】また、Ｐ系列は３２≦〈43〉のとき、次式
(5)のようになる。
(5)のようになる。
【００６３】 ３２≦〈43〉のとき、〈26〉×３２＋（〈43〉−32）×２ …(5)
【００６４】データ出力のメモリアドレスは、入力デー
タと同様とされる。第２の８６進カウンタ１０、第２の
バイナリカウンタ１１により読み出しアドレスが生成さ
れる。
タと同様とされる。第２の８６進カウンタ１０、第２の
バイナリカウンタ１１により読み出しアドレスが生成さ
れる。
【００６５】マルチプレクサ３の出力は第２の加算器１
２で上位アドレスと加算され、ロウ・カラムアドレス選
択回路１３に入力される。
２で上位アドレスと加算され、ロウ・カラムアドレス選
択回路１３に入力される。
【００６６】ロウ・カラムアドレス選択回路１３では、
上位アドレスがロウアドレスとして、下位アドレスがカ
ラムアドレスとして選択され、ＤＲＡＭアドレス出力と
なる。本実施例によれば、図２に示すように、アドレス
中からのＰ系列のシンドローム演算の場合、ページモー
ドで（同一ページ内で）最大１６回連続アクセスでき
る。
上位アドレスがロウアドレスとして、下位アドレスがカ
ラムアドレスとして選択され、ＤＲＡＭアドレス出力と
なる。本実施例によれば、図２に示すように、アドレス
中からのＰ系列のシンドローム演算の場合、ページモー
ドで（同一ページ内で）最大１６回連続アクセスでき
る。
【００６７】以上、本発明を上記実施例に即して説明し
たが、本発明は上記態様にのみ限定されず、本発明の原
理に準ずる各種態様を含むことは勿論である。
たが、本発明は上記態様にのみ限定されず、本発明の原
理に準ずる各種態様を含むことは勿論である。
【００６８】
【発明の効果】以上説明したように、本発明のＣＤ−Ｒ
ＯＭ用アドレス生成回路は、入力、出力データのアドレ
ス生成をエラー訂正のシンドローム演算用アドレスに適
した順に変えることにより、エラー訂正のシンドローム
演算を行うときにＤＲＡＭのページモードの連続回数が
増加するため、エラー訂正に要するサイクル数が減少
し、１セクタ分の処理が終わるまでの時間が短くなり、
データ入力のレートが短くなる。また、同じデータレー
トであれば、内部サイクルが長くできる。内部サイクル
が長くできるということは素子のサイズを小さくするこ
とができ、低コスト、低消費電力化を達成する。さら
に、本発明によれば、入力と出力のアドレス生成回路は
多少増加するが、最も規模が大きいエラー訂正のアドレ
ス生成回路が簡略化できるという利点を有する。
ＯＭ用アドレス生成回路は、入力、出力データのアドレ
ス生成をエラー訂正のシンドローム演算用アドレスに適
した順に変えることにより、エラー訂正のシンドローム
演算を行うときにＤＲＡＭのページモードの連続回数が
増加するため、エラー訂正に要するサイクル数が減少
し、１セクタ分の処理が終わるまでの時間が短くなり、
データ入力のレートが短くなる。また、同じデータレー
トであれば、内部サイクルが長くできる。内部サイクル
が長くできるということは素子のサイズを小さくするこ
とができ、低コスト、低消費電力化を達成する。さら
に、本発明によれば、入力と出力のアドレス生成回路は
多少増加するが、最も規模が大きいエラー訂正のアドレ
ス生成回路が簡略化できるという利点を有する。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】本発明の一実施例におけるメモリマップを示す
図である。
図である。
【図３】本発明の一実施例におけるメモリマップの詳細
を示す図である。
を示す図である。
【図４】本発明の一実施例におけるメモリマップの詳細
を示す図である。
を示す図である。
【図５】従来例の構成を示すブロック図である。
【図６】ＣＤ−ＲＯＭのシンドローム演算を説明するた
めの図である。
めの図である。
１ ８６進カウンタ ２ バイナリカウンタ ３ マルチプレクサ ５ ４３進カウンタ ６ ２６進カウンタ ７ 加算器 ８ リミッタ ９ リミッタ １０ ８６進カウンタ １１ バイナリカウンタ １２ 加算器 １３ ロウ・カラムアドレス選択回路 １５ アドレスカウンタ １６ マルチプレクサ １７ ４３進カウンタ １８ ２６進カウンタ １９ 加算器 ２０ リミッタ ２１ マルチプレクサ ２２ ４３倍ＲＯＭ ２３ 加算器 ２４ アドレスカウンタ ２５ 加算器 ２６ ロウ・カラムアドレス選択回路
【手続補正書】
【提出日】平成７年８月３日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正内容】
【００１１】４３倍ＲＯＭ２２の出力は＜２６＞×４３
となり、これを１ビット左シフトしたものと４３進カウ
ンタ１７の出力＜４３＞を（１ビット左シフトしたも
の）とを第２の加算器２３で加算することにより、上式
（１）のＰ系列のシンドローム演算アドレスが生成され
る。
となり、これを１ビット左シフトしたものと４３進カウ
ンタ１７の出力＜４３＞を（１ビット左シフトしたも
の）とを第２の加算器２３で加算することにより、上式
（１）のＰ系列のシンドローム演算アドレスが生成され
る。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正内容】
【００２３】
【発明が解決しようとする課題】上記した従来のＣＤ−
ＲＯＭ用ＤＲＡＭアドレス生成回路は、ＣＤドライブか
ら入力されてくる順にデータをメモリ（ＤＲＡＭ）に書
き込んでいたため、ページモードの連続アクセス回数は
１Ｍ（メガビット）ＤＲＡＭの場合最大３回になる。す
なわち、図５の破線の境界線内が、同一ロウアドレス内
であるデータであるため、斜め方向又は縦方向にページ
モード（すなわちＲＡＳ（ｒｏｗ ａｄｄｒｅｓｓ ｓ
ｔｒｏｂｅ）信号をアクティブに保持し、ロウアドレス
の次にカラムアドレスのみを順次供給し且つカラムアド
レスに対応してＣＡＳ（ｃｏｌｕｍｎ ａｄｄｒｅｓｓ
ｓｔｒｏｂｅ）信号を順次アクティブとして同一ロウ
アドレス内の複数のデータを連続的にアクセスする高速
アクセスモード）で連続的に読み出すためには、３個し
か連続していないことになる。
ＲＯＭ用ＤＲＡＭアドレス生成回路は、ＣＤドライブか
ら入力されてくる順にデータをメモリ（ＤＲＡＭ）に書
き込んでいたため、ページモードの連続アクセス回数は
１Ｍ（メガビット）ＤＲＡＭの場合最大３回になる。す
なわち、図５の破線の境界線内が、同一ロウアドレス内
であるデータであるため、斜め方向又は縦方向にページ
モード（すなわちＲＡＳ（ｒｏｗ ａｄｄｒｅｓｓ ｓ
ｔｒｏｂｅ）信号をアクティブに保持し、ロウアドレス
の次にカラムアドレスのみを順次供給し且つカラムアド
レスに対応してＣＡＳ（ｃｏｌｕｍｎ ａｄｄｒｅｓｓ
ｓｔｒｏｂｅ）信号を順次アクティブとして同一ロウ
アドレス内の複数のデータを連続的にアクセスする高速
アクセスモード）で連続的に読み出すためには、３個し
か連続していないことになる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正内容】
【００２４】ＣＤ−ＲＯＭのデータ読み出し速度が増加
するにつれ、１セクタ分の処理に認められる時間区間
（同期信号の間隔）が短くなり、処理にかけるサイクル
数が減少する（４倍速では１セクタ２３４０バイトの処
理時間は倍速モードの１／２となり、倍速では１セクタ
分のデータが入力される時間内に１セクタ分の訂正処理
が終了する場合でも、４倍速では１セクタ分の訂正処理
が終わらない場合がある）。なお、一般に１セクタのデ
ータの読み込みが終了するまでに訂正が終了しなければ
ならない。
するにつれ、１セクタ分の処理に認められる時間区間
（同期信号の間隔）が短くなり、処理にかけるサイクル
数が減少する（４倍速では１セクタ２３４０バイトの処
理時間は倍速モードの１／２となり、倍速では１セクタ
分のデータが入力される時間内に１セクタ分の訂正処理
が終了する場合でも、４倍速では１セクタ分の訂正処理
が終わらない場合がある）。なお、一般に１セクタのデ
ータの読み込みが終了するまでに訂正が終了しなければ
ならない。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正内容】
【００３０】ＤＲＡＭのアクセス回数は、入力と出力は
１回ずつ書き込み、読み出すだけであるが、エラー訂正
は、Ｐ、Ｑ系列の２系列が存在するため、１回訂正する
だけでも２回読み出し、２回の訂正では４回読み出す必
要がある。
１回ずつ書き込み、読み出すだけであるが、エラー訂正
は、Ｐ、Ｑ系列の２系列が存在するため、１回訂正する
だけでも２回読み出し、２回の訂正では４回読み出す必
要がある。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｂ 20/18 ５７２ 9558−5Ｄ Ｇ１１Ｂ 20/18 ５７２Ｅ
Claims (6)
- 【請求項１】ＣＤドライブからのデータをＤＲＡＭに書
き込む際のアドレスを、前記ＣＤ−ＲＯＭのエラー訂正
におけるＰ系列のシンドローム演算に合わせて該データ
を入力するように生成する回路手段を、有することを特
徴とするＣＤ−ＲＯＭ用ＤＲＡＭアドレス生成回路。 - 【請求項２】前記回路手段によりデータ入力と出力のア
ドレス生成を行うことを特徴とするＣＤ−ＲＯＭ用ＤＲ
ＡＭアドレス生成回路。 - 【請求項３】前記回路手段が、４３進または８６進カウ
ンタを含むことを特徴とする請求項１又は２記載のＣＤ
−ＲＯＭ用ＤＲＡＭアドレス生成回路。 - 【請求項４】２６進カウンタと４３進カウンタとを備
え、前記Ｐ系列のシンドローム演算用アドレスは前記２
６進カウンタと前記４３進カウンタで生成することを特
徴とする請求項１記載のＣＤ−ＲＯＭ用ＤＲＡＭアドレ
ス生成回路。 - 【請求項５】前記２６進カウンタと前記４３進カウンタ
の出力を加算する第１の加算器と、 前記第１の加算器の出力がある一定値を超えるとリセッ
トする第１のリミッタと、 前記４３進カウンタの出力がある一定値を超えるとリセ
ットする第２のリミッタと、を有し、 Ｑ系列のシンドローム演算用アドレスは前記第１のリミ
ッタの出力と前記第２のリミッタの出力で生成する請求
項３記載のＣＤ−ＲＯＭ用ＤＲＡＭアドレス生成回路。 - 【請求項６】ＣＤドライブからのデータをＤＲＡＭに書
き込むためのアドレスを、エラー訂正用シンドローム演
算の読み出しアドレスに適合した順に従って生成し、該
シンドローム演算の読み出しアドレスが同一ページ内に
予め定めた所定個数入るようにデータの書き込みを制御
するする第１の回路手段と、 該アドレスに書き込まれたデータをエラー訂正用シンド
ローム演算に従った順で読み出すための読み出しアドレ
スを生成する第２の回路手段と、 を少なくとも備え、 前記第１又は第２の回路手段の出力が選択手段を介して
前記ＤＲＡＭアドレスに出力されることを特徴とするＣ
Ｄ−ＲＯＭ用ＤＲＡＭのアドレス生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7180727A JPH097365A (ja) | 1995-06-23 | 1995-06-23 | Ｃｄ−ｒｏｍ用ｄｒａｍアドレス生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7180727A JPH097365A (ja) | 1995-06-23 | 1995-06-23 | Ｃｄ−ｒｏｍ用ｄｒａｍアドレス生成回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH097365A true JPH097365A (ja) | 1997-01-10 |
Family
ID=16088254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7180727A Pending JPH097365A (ja) | 1995-06-23 | 1995-06-23 | Ｃｄ−ｒｏｍ用ｄｒａｍアドレス生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH097365A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999063540A1 (fr) * | 1998-06-04 | 1999-12-09 | Hitachi, Ltd. | Processeur de donnees et procede de traitement de donnees |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS551623A (en) * | 1978-06-19 | 1980-01-08 | Sony Corp | Digital signal processing unit |
| JPS5685165A (en) * | 1979-12-13 | 1981-07-11 | Pioneer Electronic Corp | Detector for distance between data error word |
| JPS61288522A (ja) * | 1985-06-14 | 1986-12-18 | Hitachi Ltd | 誤り訂正装置 |
| JPS6345922A (ja) * | 1986-08-12 | 1988-02-26 | Olympus Optical Co Ltd | 誤り訂正方法 |
| JPS63253729A (ja) * | 1987-04-10 | 1988-10-20 | Hitachi Ltd | ビツトインタ−リ−ブメモリ制御回路 |
-
1995
- 1995-06-23 JP JP7180727A patent/JPH097365A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS551623A (en) * | 1978-06-19 | 1980-01-08 | Sony Corp | Digital signal processing unit |
| JPS5685165A (en) * | 1979-12-13 | 1981-07-11 | Pioneer Electronic Corp | Detector for distance between data error word |
| JPS61288522A (ja) * | 1985-06-14 | 1986-12-18 | Hitachi Ltd | 誤り訂正装置 |
| JPS6345922A (ja) * | 1986-08-12 | 1988-02-26 | Olympus Optical Co Ltd | 誤り訂正方法 |
| JPS63253729A (ja) * | 1987-04-10 | 1988-10-20 | Hitachi Ltd | ビツトインタ−リ−ブメモリ制御回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999063540A1 (fr) * | 1998-06-04 | 1999-12-09 | Hitachi, Ltd. | Processeur de donnees et procede de traitement de donnees |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980616 |