JPS61288522A - 誤り訂正装置 - Google Patents
誤り訂正装置Info
- Publication number
- JPS61288522A JPS61288522A JP12813885A JP12813885A JPS61288522A JP S61288522 A JPS61288522 A JP S61288522A JP 12813885 A JP12813885 A JP 12813885A JP 12813885 A JP12813885 A JP 12813885A JP S61288522 A JPS61288522 A JP S61288522A
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- JP
- Japan
- Prior art keywords
- data
- circuit
- ram83
- error correction
- counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は誤り訂正装置に関するものであり、特にコンピ
ュータと外部メモリとの間に介在して、外部メモリから
の入力データが誤っているか否かを判定するとともに訂
正動作を実行してから、上記入力データをコンピュータ
へ送り出す誤り訂正装置に関するものである。
ュータと外部メモリとの間に介在して、外部メモリから
の入力データが誤っているか否かを判定するとともに訂
正動作を実行してから、上記入力データをコンピュータ
へ送り出す誤り訂正装置に関するものである。
従来の誤り訂正装置は、！＃開昭５８ー６６１５９号公
報に記載されるように、システム内部において、ランダ
ム●アクセス●メモリ（以下， ＲＡＭと略称する）か
らデータを誤り訂正方式に適合した順序に読出すのに必
要なアドレスを生成するために，リード争オンリφメモ
リ（以下、ＲＯＭと略称する）を使用している。
報に記載されるように、システム内部において、ランダ
ム●アクセス●メモリ（以下， ＲＡＭと略称する）か
らデータを誤り訂正方式に適合した順序に読出すのに必
要なアドレスを生成するために，リード争オンリφメモ
リ（以下、ＲＯＭと略称する）を使用している。
このため、誤り訂正回路を集積化することができないと
いう問題があった。
いう問題があった。
そこで、誤り訂正装置をゲート−アレイ化するためには
、ゲート●アレイとそれに付属する外付けＲＯＭの組合
せで実現する他はなかりた。
、ゲート●アレイとそれに付属する外付けＲＯＭの組合
せで実現する他はなかりた。
しかし、この構成では素子数が増し【、クステムのスペ
ース・ファクタおよびコスト面で不利となり、外付けＲ
ＯＭのアク七ス時間およびゲート・アレイと外付けＲＯ
Ｍとの間のゲートアレイの入出力バッファの遅延時間を
考慮する必要があるなどの欠点があった。
ース・ファクタおよびコスト面で不利となり、外付けＲ
ＯＭのアク七ス時間およびゲート・アレイと外付けＲＯ
Ｍとの間のゲートアレイの入出力バッファの遅延時間を
考慮する必要があるなどの欠点があった。
なお、この種の装置として関連するものＫは。
たとえば特開昭５８−６６１６０号、特開昭５８−１６
９６４１号、米国特許第４１４２１７４ 号などが挙
げられる。
９６４１号、米国特許第４１４２１７４ 号などが挙
げられる。
本発明は前述の欠点を除去するためになされたものであ
り、その目的はＲＯＭを使用せずに、ゲートの組み合せ
だけで実現された誤り訂正装置を提供することおよび集
積化が可能な誤り訂正装置を提供することにある。
り、その目的はＲＯＭを使用せずに、ゲートの組み合せ
だけで実現された誤り訂正装置を提供することおよび集
積化が可能な誤り訂正装置を提供することにある。
前記の目的を達成するために、本発明は、ＲＡＭからデ
ータを誤り訂正方式に適合した順序に読出すのに必要な
アドレスを生成するインターリブ・アドレス発生回路を
、ゲートの組合せで構成した点に特徴がある。
ータを誤り訂正方式に適合した順序に読出すのに必要な
アドレスを生成するインターリブ・アドレス発生回路を
、ゲートの組合せで構成した点に特徴がある。
以下に、図面を参照して本発明の詳細な説明する。第１
図は本発明の一実施例による誤り訂正装置８を採用した
ＣＤ−ＲＯＭ９のシステム・ブロック図である。ＣＤ−
ＲＯＭ９はサーボ回路４により回転数を制御されたディ
スク・モータ１により、データの記憶媒体であるコンパ
クト・ディスク２を回転させる。
図は本発明の一実施例による誤り訂正装置８を採用した
ＣＤ−ＲＯＭ９のシステム・ブロック図である。ＣＤ−
ＲＯＭ９はサーボ回路４により回転数を制御されたディ
スク・モータ１により、データの記憶媒体であるコンパ
クト・ディスク２を回転させる。
アクセス・マイコン５によりフォーカスおよびトラッキ
ングを制御されたピック・アップ３は、レーザーダイオ
ードによってディスク表面ヘレーザを照射して、その反
射光によりてディスク表面のピットの有無を検出してデ
ィジタル・データに変換する。
ングを制御されたピック・アップ３は、レーザーダイオ
ードによってディスク表面ヘレーザを照射して、その反
射光によりてディスク表面のピットの有無を検出してデ
ィジタル・データに変換する。
その後、ビック・アップ３から信号処理回路７に送り込
まれたデータは、誤り訂正装置８に送られて誤りを訂正
された後信号処理回路７へ送り返され、この信号処理回
路７はシステム・マイコン６０制御信号のタイミングに
合せてデータをコンピュータ（図示せず）に送り出す。
まれたデータは、誤り訂正装置８に送られて誤りを訂正
された後信号処理回路７へ送り返され、この信号処理回
路７はシステム・マイコン６０制御信号のタイミングに
合せてデータをコンピュータ（図示せず）に送り出す。
上記ＣＤ−ＲＯＭ９において、誤り訂正装置８はＲＡＭ
Ｂ５と検出訂正回路８４およびインターリブ・アドレス
発生回路８５とから構成され、以下の様な動作を行う。
Ｂ５と検出訂正回路８４およびインターリブ・アドレス
発生回路８５とから構成され、以下の様な動作を行う。
誤り訂正装置！ｔ８は訂正処理時間を確保するために、
データ・バス８１を介して送り込まれてくる連続データ
をＲＡ Ｍ２Ｒへ一時記憶する。その後、インターリブ
台アドレス発生回路８５から発生され、アドレス・バス
８２を経てＲＡＭ８５に送られたアドレスによってＲＡ
Ｍ８５をアクセスすることにより、訂正動作に適合した
順序にＲＡＭ８５から誤り検出・訂正回路８４内へデー
タを読み込む。誤り検出・訂正回路８４内で訂正された
データは、再度ＲＡＭＢ５へ書き込まれる。
データ・バス８１を介して送り込まれてくる連続データ
をＲＡ Ｍ２Ｒへ一時記憶する。その後、インターリブ
台アドレス発生回路８５から発生され、アドレス・バス
８２を経てＲＡＭ８５に送られたアドレスによってＲＡ
Ｍ８５をアクセスすることにより、訂正動作に適合した
順序にＲＡＭ８５から誤り検出・訂正回路８４内へデー
タを読み込む。誤り検出・訂正回路８４内で訂正された
データは、再度ＲＡＭＢ５へ書き込まれる。
以上の処理をＲＡ ＭＢｓ内のすべてのデータについて
行った後に、データは再度信号処理回路７に送り込まれ
該信号処理回路７からコンピュータへ出力される。
行った後に、データは再度信号処理回路７に送り込まれ
該信号処理回路７からコンピュータへ出力される。
第２図はインターリブ・アドレス発生回路８５のシステ
ム・ブロック図を示すものであり、このインターリブ・
アドレス発生回路８５は、バイナリカウンタ１１とゲー
トの組み合せよりなるステップ・アップ型カウンタ１２
と両カウンタ１１゜１２の出力を加算する全加算器１３
およびラッチ１４により構成されている。
ム・ブロック図を示すものであり、このインターリブ・
アドレス発生回路８５は、バイナリカウンタ１１とゲー
トの組み合せよりなるステップ・アップ型カウンタ１２
と両カウンタ１１゜１２の出力を加算する全加算器１３
およびラッチ１４により構成されている。
第３図は該インターリブ・アドレス発生回路８５の各部
の信号のタイムチャートを示す。同図の３−αはステッ
プ−アップ型カウンタ１２をクリアする第１のクリア信
号、３−ｂはステップ・アップ型カウンタ１２に入力す
る第１のクロック、５−ｃはステップ・アップ型カウン
タ１２の出力値、３−ｃｔはバイナリカウンタ１１をク
リアする第２のクリア信号、３−ｇはバイナリカウンタ
１１に入力する第２のりａツク、３−ｆはバイナリカウ
ンタ１１の出力値、 ３−９は全加算器１３の出力値を
示す。
の信号のタイムチャートを示す。同図の３−αはステッ
プ−アップ型カウンタ１２をクリアする第１のクリア信
号、３−ｂはステップ・アップ型カウンタ１２に入力す
る第１のクロック、５−ｃはステップ・アップ型カウン
タ１２の出力値、３−ｃｔはバイナリカウンタ１１をク
リアする第２のクリア信号、３−ｇはバイナリカウンタ
１１に入力する第２のりａツク、３−ｆはバイナリカウ
ンタ１１の出力値、 ３−９は全加算器１３の出力値を
示す。
第２図のステップ・アップ戯カウンタ１２には所望のイ
ンターリブ値がステップ値として与えられ、該ステップ
・アップ型カウンタ１２は第１のクロック信号３−ｂが
入力してくる毎に、前記設定されたステップ値分だけ増
加した値５−ｃを順次出力する。このステップ・アップ
型カウンタ１２は、第１のクリア信号３−αによってク
リアされる。
ンターリブ値がステップ値として与えられ、該ステップ
・アップ型カウンタ１２は第１のクロック信号３−ｂが
入力してくる毎に、前記設定されたステップ値分だけ増
加した値５−ｃを順次出力する。このステップ・アップ
型カウンタ１２は、第１のクリア信号３−αによってク
リアされる。
また、バイナリカウンタ１１には前記出力値３−Ｃの１
サイクルの周期を有する第２のりａツク信号５−ｇが入
力する。該バイナリカウンタ１１はこのりａツク信号３
−ｇをカウントアツプし、出力＊３−ｆを出力する。こ
のバイナリカウンタ１１は、第２のクリア信号５−ｒｔ
によってクリアされる。
サイクルの周期を有する第２のりａツク信号５−ｇが入
力する。該バイナリカウンタ１１はこのりａツク信号３
−ｇをカウントアツプし、出力＊３−ｆを出力する。こ
のバイナリカウンタ１１は、第２のクリア信号５−ｒｔ
によってクリアされる。
前記出力値５−ｃとｓ−ｆは全加算器１３に入力する。
該全加算器１３は、該出力値５−ｃと５−ｆとを加算し
、出力値３−！をラッチ１４に出力する。この出力値３
−１は、ラッチ１４に入力し、ラッチされる。ラッチ１
４にラッチされた値はインターリブ春アドレス値として
アドレス・バス８２を通ってＲＡＭＢ５Ｃ第１図参・第
１ヘ参力される。
、出力値３−！をラッチ１４に出力する。この出力値３
−１は、ラッチ１４に入力し、ラッチされる。ラッチ１
４にラッチされた値はインターリブ春アドレス値として
アドレス・バス８２を通ってＲＡＭＢ５Ｃ第１図参・第
１ヘ参力される。
本実施例ではステップ値（インターリグ量）を１０とし
たために、りａツク信号ｓ−ｂの入力毎にステップ・ア
ップ型カウンタ１２の出力１直は、０→１０→２０→３
０→４０ と増加し、４０の次はクリア信号３−αに
よりＯに戻る。
たために、りａツク信号ｓ−ｂの入力毎にステップ・ア
ップ型カウンタ１２の出力１直は、０→１０→２０→３
０→４０ と増加し、４０の次はクリア信号３−αに
よりＯに戻る。
このＯから４０までの変化をステップ・アップ・カウン
タ１２の１サイクルとして、１サイクル終了ととに第２
のりａツク信号５−ｇが発生するように設定すれば、全
加算器出力３−！ｉのようなインターリブ・アドレス値
が得られる。
タ１２の１サイクルとして、１サイクル終了ととに第２
のりａツク信号５−ｇが発生するように設定すれば、全
加算器出力３−！ｉのようなインターリブ・アドレス値
が得られる。
以下に、上記、ステップ・アップ・カウンタ１２のゲー
ト構成の一例１を第４図により説明する。
ト構成の一例１を第４図により説明する。
第４図は４ビツトのステップ・アップ・カウンタ１２を
示すものであり、第１段のフリップフロップＦＦａの入
力端子にゲー） Ｇａ、を接続し、このフリップフロッ
プＦＦｃｔの出力を１つの人力とするゲートＧａ、を次
段のゲートＣａｂ１． Ｇｂ、の入力の１つとするよう
に、第２段から第４段の７リツプフａツブＦＦｂ ＮＦ
Ｆｄ、および該フリップフロップに関連するゲー） Ｇ
Ａ、 、 Ｇｈ、〜ＧｔＬ１． ＧｃＬ、を接続した構
成である。
示すものであり、第１段のフリップフロップＦＦａの入
力端子にゲー） Ｇａ、を接続し、このフリップフロッ
プＦＦｃｔの出力を１つの人力とするゲートＧａ、を次
段のゲートＣａｂ１． Ｇｂ、の入力の１つとするよう
に、第２段から第４段の７リツプフａツブＦＦｂ ＮＦ
Ｆｄ、および該フリップフロップに関連するゲー） Ｇ
Ａ、 、 Ｇｈ、〜ＧｔＬ１． ＧｃＬ、を接続した構
成である。
ステップ値をステップ値入力端子１６〜１９に２進数化
して入力すると、りａツク入力端子２４に第１のクロッ
ク信号５−ｂが入力する毎に、各フリップフロップＦＦ
α〜ＦＦｃＬの出力であるステップ・アップ・カウンタ
出力２０〜２３は、設定したステップ値分だけ増加した
値を順次出力する。
して入力すると、りａツク入力端子２４に第１のクロッ
ク信号５−ｂが入力する毎に、各フリップフロップＦＦ
α〜ＦＦｃＬの出力であるステップ・アップ・カウンタ
出力２０〜２３は、設定したステップ値分だけ増加した
値を順次出力する。
また、上記本発明による誤り訂正装置８をＲＯＭを内蔵
しているカスタムＬＳＩに集積化した場合、内ｉＲＯＭ
を使′用せずに誤り訂正動作を行えるので、内蔵ＲＯＭ
のアクセス・タイムを考慮しなくてもすみ、システム全
体の動作を高速化できる。
しているカスタムＬＳＩに集積化した場合、内ｉＲＯＭ
を使′用せずに誤り訂正動作を行えるので、内蔵ＲＯＭ
のアクセス・タイムを考慮しなくてもすみ、システム全
体の動作を高速化できる。
以上の説明から明らかなように、インターリブ−アドレ
ス発生回路をＲＯＭを使用せずにゲＩ−トだけの組合せ
で構成したので、誤り訂正装置を集積化することが可能
となる。その結果、ゲート−プレイに外付ｆ ＲＯＭを
組合せることな（誤り訂正装置を実現できるので、ゲー
ト・アレイとそれに付属する外付けＲＯＭの組合せ。
ス発生回路をＲＯＭを使用せずにゲＩ−トだけの組合せ
で構成したので、誤り訂正装置を集積化することが可能
となる。その結果、ゲート−プレイに外付ｆ ＲＯＭを
組合せることな（誤り訂正装置を実現できるので、ゲー
ト・アレイとそれに付属する外付けＲＯＭの組合せ。
で誤り訂正装置を構成していた従来の場合と比較して、
ＲＯＭの分だけ素子数が少くて済むので、システムのス
ペース・ファクターオヨヒコストの面で有利となる。
ＲＯＭの分だけ素子数が少くて済むので、システムのス
ペース・ファクターオヨヒコストの面で有利となる。
また、外部ＲＯＭのアクセス時間およびゲート・アレイ
とＲＯＭとの間のゲート・アレイの入出力バッファの遅
延時間を考慮せずに済むので、誤り訂正装置の高速動作
が可能となるなどの効果が達成させる。
とＲＯＭとの間のゲート・アレイの入出力バッファの遅
延時間を考慮せずに済むので、誤り訂正装置の高速動作
が可能となるなどの効果が達成させる。
第１図は本発明による誤り訂正装置を採用したＣＤ−Ｒ
ＯＭのシステム・１０７２図、第２図は本発明による誤
り訂正装置内インターリブ・アドレス発生回路の１０７
２図、第３図はそのインターリグ・アドレス発生回路の
動作を説明するタイムチャート図、第４図はインターリ
ブ・アドレス発生回路内のステップ・アップ・カウンタ
の論理構成図である。 ８・・・誤り訂正装置 ８１・・・データ・バス８２
・・・アドレス・バス ８５・・・ＲＡＭ８４・・・誤
り検出訂正回路 ８５・・・インターリブ會アドレス発生回路９・・・Ｃ
Ｄ−ノ？ＯＭ
ＯＭのシステム・１０７２図、第２図は本発明による誤
り訂正装置内インターリブ・アドレス発生回路の１０７
２図、第３図はそのインターリグ・アドレス発生回路の
動作を説明するタイムチャート図、第４図はインターリ
ブ・アドレス発生回路内のステップ・アップ・カウンタ
の論理構成図である。 ８・・・誤り訂正装置 ８１・・・データ・バス８２
・・・アドレス・バス ８５・・・ＲＡＭ８４・・・誤
り検出訂正回路 ８５・・・インターリブ會アドレス発生回路９・・・Ｃ
Ｄ−ノ？ＯＭ
Claims (2)
- （１）入力データの誤り検出および訂正を行う誤り検出
・訂正回路と、連続して送り込まれてくる前記入力デー
タを一時記憶して誤り検出訂正動作を実行する時間を確
保するランダム・アクセス・メモリと、誤り訂正方式に
適合した順序に上記ランダム・アクセス・メモリからデ
ータを読み出すのに必要なアドレスを生成するインター
リヴ・アドレス発生回路とからなる誤り訂正装置におい
て、前記インターリヴ・アドレス発生回路をゲートの組
合せで構成したことを特徴とする誤り訂正装置。 - （２）前記インターリヴ・アドレス発生回路を、ゲート
の組合せよりなるアップ・ダウン・カウンタとしたこと
を特徴とする前記特許請求の範囲第（１）項記載の誤り
訂正装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12813885A JPS61288522A (ja) | 1985-06-14 | 1985-06-14 | 誤り訂正装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12813885A JPS61288522A (ja) | 1985-06-14 | 1985-06-14 | 誤り訂正装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61288522A true JPS61288522A (ja) | 1986-12-18 |
Family
ID=14977337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12813885A Pending JPS61288522A (ja) | 1985-06-14 | 1985-06-14 | 誤り訂正装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61288522A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH097365A (ja) * | 1995-06-23 | 1997-01-10 | Nec Corp | Ｃｄ−ｒｏｍ用ｄｒａｍアドレス生成回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5570920A (en) * | 1978-11-20 | 1980-05-28 | Victor Co Of Japan Ltd | Memory control system |
| JPS59154836A (ja) * | 1983-02-24 | 1984-09-03 | Mitsubishi Electric Corp | インタ−リ−ブ回路 |
| JPS6175626A (ja) * | 1984-09-20 | 1986-04-18 | Fujitsu General Ltd | デジタル通信におけるインタリ−ブ方法 |
-
1985
- 1985-06-14 JP JP12813885A patent/JPS61288522A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5570920A (en) * | 1978-11-20 | 1980-05-28 | Victor Co Of Japan Ltd | Memory control system |
| JPS59154836A (ja) * | 1983-02-24 | 1984-09-03 | Mitsubishi Electric Corp | インタ−リ−ブ回路 |
| JPS6175626A (ja) * | 1984-09-20 | 1986-04-18 | Fujitsu General Ltd | デジタル通信におけるインタリ−ブ方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH097365A (ja) * | 1995-06-23 | 1997-01-10 | Nec Corp | Ｃｄ−ｒｏｍ用ｄｒａｍアドレス生成回路 |
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