JPS6014318A - 位置検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （利用分野） 本発明は、ワードブロセッザ、パソコン等で使用される
ポインディング　デバイスの位置検出回路に関づ゛るち
のである。

（従来技術） 従来、ボインティング　デバイスの位置指示装置どして
、特開昭５１−８３７３７号公報に示されている様な、
通称マウスと呼ばれるもの、あるいは船等で利用されて
いる１〜ラツクボール等が、ワードプロセラ１ノー等に
使用されている。

第１図は、従来の位置検出回路のブロック図、第２図は
、その主要部の信号のタイムチャー１へを示す。

第１図において、１はラッチ回路である。また、２はラ
ッチ回路１の出力信号をデコードし、アップ（Ｕ　Ｐ　
）信号またはダウン（ＤＯＷＮ）信号をカウンタ３に出
力する。カウンタ３はアップ信号またはダウン信号が入
力してくると、１ずつカラン！〜をアップまたはダウン
する。ラッチ回路１およびカウンタ３はクロックに同期
して動作し、力ウンタ３の出力は図示されていないＣＰ
　Ｕへ送られる。

次に、第１図の従来例の動作を説明づる。

ラッチ回路１に、第２図（ａ）に示されているようｔｆ
順方向の悟ＯＸ△おＪ、びＸＢ、または逆方向の信号×
Δ′お、１；びＸ　Ｂ−が入力してくると、ラッチ回路
１はり［コックでこれを取り込む。そして、その取り込
んだ信号をデコーダ２に出ツノする。

この時の信号の波形は第２図（ａ　）または（Ｉ））の
ａｌおにびａ３の、Ｊ：うになる。また、ラッチ回路１
は前記信号ａ　１　ｉｌ’ｉ　Ｊ：びａ３を次のクロッ
クでり′ンプルして、デコーダ２に出力１−る。この時
の信号の波形は、同図（ａ）または（１））の０２およ
びａ４のようにイｒる。

ここにデコーダ２は、第３図に示されているにうな回路
で構成されている。したがって、入力（ａｌ、ａ２．ａ
３．ａ４）に（１，０，０，０）　。

（１，１，１，０）　、（０，１，１，１＞および（０
，０，０，１）のパターンの信号が入力した時、アップ
の信号を出力する１、一方、入力＜ａｌ＋８２＋”３＋
”４　）に（０，０，１，０）　、　（１，０，１，１
）　、　（１，１，０，１）および（０，１，０，０）
のパターンの信号が入力すると、ダウンの信号を出力す
る。

再び第１図に戻って説明する。デコーダ２から、アップ
信号またはダウン信号が出力されると、それに同期して
、カウンタ３　ｔ、、ｌインクリメン１〜Ｊ゛たはデク
リメンｌ−する。その時のタイミングは第２図（ａ　）
および（１１）に示されている通りＣある。

ＣＰ　Ｕは、通常、このカウンタ３のカラン１〜値を読
み取り、現在の位置からの相対値でＣＲＴ　十に位置表
示を行４丁っている。

’ｔＴお、上記の説明は、進む距１１１ｆｆは信号ＸＡ
。

ＸＢまたは×Δ′、ＸＢ′の立−１＝つと立下りの両方
で目数するＪ：うにしたが、ＸＡ、ＸＢ、またはＸＡ’
″、ＸＢ”の立」−り又は立下りの８１数で行なわれる
例もある。また、上記の説明は、Ｙ方向のみについて行
なわれたが、Ｙ方向にも全く同様の位置検出回路が設け
られることは当然である。

−に記のことから明らかなように、従来の位置検出回路
は、デコーダ２に多くのゲートが必要であり、またカウ
ンタが必要となるので、回路の素子数が多く、構成が複
釘］になると共に、製造コストが高くなるという欠点が
あった。

〈目的） 本発明の目的は、上記した従来技術の欠点を改良し、単
純な構成で、かつ安価な位置検出回路を提供することに
ある。

（概要） 前記の目的を達成Ｊるために、本発明は、位置検出回路
を、ＰＲＯＭとラッチ回路を用いて構成した点に特徴が
ある。

（実施例） 以下に、本発明を実施例にＪ：つて説明する。第４図は
本発明の一実施例のブロック図を示す。図５− において、１は第１図と同様のラッチ回路、４はＰＲＯ
Ｍ（プログラマブル　リード　オンリ　メｔす）、５は
ラッチ回路である。

本実施例においては、ラッチ回路１の出力ａ１〜ａ４を
ＰＲＯＭ４が検出し、アップの場合、ラッチ回路５の内
容５ａがｎの時、ＰＲＯＭ４出力をｎ＋１として出力す
る。そうすると、次のクロックでラッチ回路５の内容が
ｎからｎ＋１と変化し、第１図のカウンタ３と同一の機
能となる。なお、ダウンの場合も同様である。

次に、本実施例の動作をより詳細に説明する。

ＰＲＯＭ４は、ラッチ回路１からの４ピッ１−人力（ａ
ｌ、ａ２．ａ３．ａ４）と、ラッチ回路５の内容ｎとで
アドレスを構成し、該アドレスに対応してデータを保有
するメモリである。そのアドレスとデータは、例えば下
記のテーブルのようになっている。

６− テーブル 例えば、ラッチ回路１の出力信号（”ＩＩ”２１８３、
ａ４）が（ｏ、ｏ、ｏ、ｏ）で、かつラッチ回路５の内
容ｎが００００であれば、これらににって構成されるア
ドレス（００００００００）に、データ００００が格納
されている。また、（ａｔ、ａ２．ａ：＋、ａ４）カ（
０，０，０，０）　テ、かつラッチ回Ｍ５の内容ｎが０
００１であれば、これらで構成されるアドレス（０００
００００１）にデータ０００１が格納されている。以下
同様に、アドレスの前半の４桁が＜　ｏｏｏｏ　）であ
れば、後半のアドレスと同じ数がデータとして格納され
ている。

次に、アト１ノスの前半の４桁が（０００１）　。

（０４１１）　、（１０００）または（１１１０）であ
れば、後半の４桁のアドレスに＋１を加えた数がデータ
と【ノて格納されている。一方、アドレスの前半の４桁
が（００１０）　、（０１００）　、（１０１１）また
は（１１０１）であれば、後半の４桁のアドレスから１
を減じ！ζ数がｆ−夕として格納されている。

　９− なお、アドレスの前半の４桁が上記以外のときには、後
半の４桁と同じ数がデータどして格納されている。

したがって、今ラッチ回路５の内容ｎが０００１であり
、ラッチ回路１に順方向の信号Ｘ△、ＸＢが入力］ノで
おり、ぞの出力が例えば第２図〈ａ）に示されている」
；うなものであるとでると、ＰＲＯＭ／′Ｉはそのアト
１ノスが（１００００００１）になっ１、二時、００１
０のデータる＝ラッチ回路５に出力する。

ラッチ回路５は次のり「１ツクでこのデータをラッチす
る。次いで、ＰＲＯｆＶＩ４は（１１１０００１０）の
アドレスが指定されるよでは、データ００１０を出力し
続【Ｊ、該アドレス（１１１０００１０）が指定される
と、００１１のデータをラッチ回路５に出力づる。この
データは、次のクロックでラップ回路５に保持される。

以下同様に、ラッチ回路１に順方向の信号ＸＡ、ＸＢが
入力ｌノ続（Ｊるど、ＰＲＯＭ４がアドレス（０１１１
００１１）　、（０００１０１００）　、（１００００
１０１）　。

９− ・・・・・・・・・になった時、ＰＲＯＭ／ｌはそれぞ
れ０１００゜ｏｉｏｉ、　ｏｉｉｏ、・・・・・・のデ
ータをラッチ回路５へ出力づる。

一方、ラッチ回路１に逆方向の信号Ｘ八−１ＸＢ′が、
第２図（ｂ）に承されているような波形で入力してぎた
とづるど、Ｐ　ＲＯＭ　４のアドレスの前半の４桁に、
（００１０）　、（１０１１）　、（１１０１）（０１
００）が現われる毎に、Ｐ　ＲＯＭ　／Ｉの出ツノは１
ずつ減じられる。

以１−のように、本実施例にＪこれば、従来の位置検出
回路と同等の結果が得られる回路を、デコーダどカウン
タを用いずにＰ　ＲＯＭとラップ回路を用いて（Ｍ成づ
ることができる。

（効果） 以上の説明から明らかなように、本発明によれば、つぎ
のような効果が達成される。

ｍ　ＰＲＯＭとラッチ回路を用いて位置検出回路を構成
できるので、製造コストが安価にでき１０− る。

（２）従来の回路が右しでいた多くのゲー１−を一１〕
つデゴ］−ダやカウンタが不必要になるので、回路規模
が小さく、かつ単純な回路になる。

【図面の簡単な説明】

第１図は従来の位置検出回路のブロック図、第２図は第
１図の主要部の信号のタイムヂｐ　−ｈ、第３図は第１
図のデコーダの一員体例を示す回路図、第４図は本発明
の一実施例のブロック図を示す。 １．５・・・ラッチ回路、４・・・ＰＲＯＭ代理人弁即
十　平木通人　外１名 １１− く　の ××

Claims (1)

【特許請求の範囲】
1. （１）位置表示を示ＣＩ信号の状態を第１のり［１ツク
   に同期して格納し、該格納した結果を第２の時刻のクロ
   ックに同１１１１１）″ｚリンプルし、これを再び格納
   する格納手段、前記格納手段の結果が供給されるＰＲＯ
   Ｍ（ブ【］グラマプル　リード　Ａンリメモリ）、前記
   ＰＲＯＭの出力をラッチすると共に、その出力を前記Ｐ
   ＲＯＭに供給でるラッチ回路を具備し、前記格納手段の
   出力が予定パターンのとき、前記Ｐ　ＲＯＭは前記ラッ
   チ回路から供給されるデータに、予定値を加算又は減算
   して出力するにうにしたことを特徴とづ゛る位置検出回
   路。