JPS61138337A - 計数回路 - Google Patents
計数回路Info
- Publication number
- JPS61138337A JPS61138337A JP26022684A JP26022684A JPS61138337A JP S61138337 A JPS61138337 A JP S61138337A JP 26022684 A JP26022684 A JP 26022684A JP 26022684 A JP26022684 A JP 26022684A JP S61138337 A JPS61138337 A JP S61138337A
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- JP
- Japan
- Prior art keywords
- address
- read
- data
- write memory
- signal
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
- G06F7/5055—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination in which one operand is a constant, i.e. incrementers or decrementers
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- Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、一般のディジタル回路で用いることが出来る
メモリによる計数回路に関するものである。
メモリによる計数回路に関するものである。
従来の技術
従来、ディジタル回路において計数の目的のためにはカ
ウンタが用いられており、計数の対象が複数個ある場合
は１例えば第２図に示すような構成であった。第２図に
おいて、１２はカウンタ。
ウンタが用いられており、計数の対象が複数個ある場合
は１例えば第２図に示すような構成であった。第２図に
おいて、１２はカウンタ。
２ベージ
４はアドレス発生部、１３はアドレス・デコーダ。
１４はアドレスバス、１６はデコーダの出力信号。
１６はクロック端子であり、アドレス発生部４が計数す
る対象に応じて異なるアドレスを出力し。
る対象に応じて異なるアドレスを出力し。
アドレス・デコーダ１３でこのアドレスがデコードされ
、出力信号１６のうち該当する一本がアクティブになり
、それに接続されたカウンタ１２がカウントアツプされ
る。
、出力信号１６のうち該当する一本がアクティブになり
、それに接続されたカウンタ１２がカウントアツプされ
る。
発明が解決しようとする問題点
従来のように力・ウンタを用いた場合、計数する対象の
個数に比例した数だけカウンタが必要であるため、計数
する対象が多い場合は１回路規模が大きくなりコストも
高くなるといった問題点があった。本発明はこのような
問題点を解決するもので、小さな回路規模で多くの項目
の計数が可能な回路を提供するものである。
個数に比例した数だけカウンタが必要であるため、計数
する対象が多い場合は１回路規模が大きくなりコストも
高くなるといった問題点があった。本発明はこのような
問題点を解決するもので、小さな回路規模で多くの項目
の計数が可能な回路を提供するものである。
問題点を解決するための手段
この問題点を解決するために本発明は、リード・ライト
・メモリの出力データに１を加算し、その結果をリード
・ライト・メモリの元のアドレスに格３べ−・ 納するような構成にしたものである。
・メモリの出力データに１を加算し、その結果をリード
・ライト・メモリの元のアドレスに格３べ−・ 納するような構成にしたものである。
作用
この構成により、リード・ライト・メモリのアドレスが
指定される毎に、そのアドレスの内容がカウントアツプ
されることとなる。
指定される毎に、そのアドレスの内容がカウントアツプ
されることとなる。
実施例
第１図は本発明の一実施例によるメモリによる計数回路
のブロック図である。第１図において１はリード・ライ
ト・メモ１ハ２は入力データを常に１だけ加算して、そ
の結果を出力する加算部。
のブロック図である。第１図において１はリード・ライ
ト・メモ１ハ２は入力データを常に１だけ加算して、そ
の結果を出力する加算部。
３は各ブロックのタイミングを取る信号発生部。
４はアドレス発生部、６はデータバス、６はアドレスバ
ス、７，８はそれぞれ加算部２のデータ入力部、出力部
、９．１０はそれぞれはリード・ライト・メモリ１のラ
イト信号、リード信号、１１はアドレス発生部４から信
号発生部３ヘトリガをかける信号線である。
ス、７，８はそれぞれ加算部２のデータ入力部、出力部
、９．１０はそれぞれはリード・ライト・メモリ１のラ
イト信号、リード信号、１１はアドレス発生部４から信
号発生部３ヘトリガをかける信号線である。
以上のように構成された本実施例の回路について以下そ
の動作を説明する。アドレス発生部４は計数する対象項
目に応じて、それぞれ異なったアドレスをアドレスバス
６に出力すると同時に信号発生部３にトリガパルス１１
をかける。信号発生部３がリード信号１ｏを１″にして
リード・ライト・メモリ１をリード状態にすると、アド
レスを指定されたリード・ライト・メモリ１はそのアド
レスに格納されたデータをデータバス５に出力する。こ
のデータは加算部２に入力され、１だけ加算されてデー
タバス６に出力される。この時、リード・ライト・メモ
リ１はデータバス已に対してハイ・インピーダンス状態
となるようリード信号１ｏを“Ｏ”にする。またアドレ
ス発生部６は同じアドレスを出力し続けているようにす
る。ここでライト信号９を１″にすればデータバス６の
データがリード・ライト・メモリ１の同じアドレスに格
納される。このようにアドレス発生部６がアドレスを出
力する度に、そのアドレスに格納されている内容が１ず
つカウントアツプされることとなる。
の動作を説明する。アドレス発生部４は計数する対象項
目に応じて、それぞれ異なったアドレスをアドレスバス
６に出力すると同時に信号発生部３にトリガパルス１１
をかける。信号発生部３がリード信号１ｏを１″にして
リード・ライト・メモリ１をリード状態にすると、アド
レスを指定されたリード・ライト・メモリ１はそのアド
レスに格納されたデータをデータバス５に出力する。こ
のデータは加算部２に入力され、１だけ加算されてデー
タバス６に出力される。この時、リード・ライト・メモ
リ１はデータバス已に対してハイ・インピーダンス状態
となるようリード信号１ｏを“Ｏ”にする。またアドレ
ス発生部６は同じアドレスを出力し続けているようにす
る。ここでライト信号９を１″にすればデータバス６の
データがリード・ライト・メモリ１の同じアドレスに格
納される。このようにアドレス発生部６がアドレスを出
力する度に、そのアドレスに格納されている内容が１ず
つカウントアツプされることとなる。
発明の効果
以上のように本発明によれば、リード・ライト・メモリ
の出力データに１を加算し、その結果をす６．７ −ド・ライト・メモリの元のアドレスに格納するという
構成により小さな回路規模で多くの項目の計数が可能に
なるという効果が得られる。
の出力データに１を加算し、その結果をす６．７ −ド・ライト・メモリの元のアドレスに格納するという
構成により小さな回路規模で多くの項目の計数が可能に
なるという効果が得られる。
第１図は本発明の一実施例によるメモリによる計数回路
のブロック図、第２図は計数の対象が複数個ある場合の
従来の方法の一例のブロック図である。 １・・・・・・リード・ライト・メモリ、２・・・・・
・加算部、３・・・・・・信号発生部、４・・・・・・
アドレス発生部、１３・・・・・・デコーダ、１２・旧
・・カウンタ。
のブロック図、第２図は計数の対象が複数個ある場合の
従来の方法の一例のブロック図である。 １・・・・・・リード・ライト・メモリ、２・・・・・
・加算部、３・・・・・・信号発生部、４・・・・・・
アドレス発生部、１３・・・・・・デコーダ、１２・旧
・・カウンタ。
Claims (1)
- リード・ライト・メモリと、このリード・ライト・メモ
リの出力データに１を加算し、その結果を前記リード・
ライト・メモリの元のアドレスに格納する加算部と、前
記リード・ライト・メモリのアドレスを指定するアドレ
ス発生部を有する計数回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26022684A JPS61138337A (ja) | 1984-12-10 | 1984-12-10 | 計数回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26022684A JPS61138337A (ja) | 1984-12-10 | 1984-12-10 | 計数回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61138337A true JPS61138337A (ja) | 1986-06-25 |
Family
ID=17345102
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26022684A Pending JPS61138337A (ja) | 1984-12-10 | 1984-12-10 | 計数回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61138337A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999031562A3 (en) * | 1997-12-15 | 1999-07-29 | British Telecomm | Binary adder |
-
1984
- 1984-12-10 JP JP26022684A patent/JPS61138337A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999031562A3 (en) * | 1997-12-15 | 1999-07-29 | British Telecomm | Binary adder |
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