KR900016870A - 어드레스 생성장치 - Google Patents

어드레스 생성장치 Download PDF

Info

Publication number
KR900016870A
KR900016870A KR1019890005095A KR890005095A KR900016870A KR 900016870 A KR900016870 A KR 900016870A KR 1019890005095 A KR1019890005095 A KR 1019890005095A KR 890005095 A KR890005095 A KR 890005095A KR 900016870 A KR900016870 A KR 900016870A
Authority
KR
South Korea
Prior art keywords
input
adder
data bus
register
address
Prior art date
Application number
KR1019890005095A
Other languages
English (en)
Other versions
KR920010962B1 (ko
Inventor
요시기 쯔에
Original Assignee
다니이 아끼오
마쯔시다덴기산교 가부시기가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 다니이 아끼오, 마쯔시다덴기산교 가부시기가이샤 filed Critical 다니이 아끼오
Publication of KR900016870A publication Critical patent/KR900016870A/ko
Application granted granted Critical
Publication of KR920010962B1 publication Critical patent/KR920010962B1/ko

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02Addressing or allocation; Relocation
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14Handling requests for interconnection or transfer
    • G06F13/20Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/28Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02Addressing or allocation; Relocation
    • G06F12/0207Addressing or allocation; Relocation with multidimensional access, e.g. row/column, matrix
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00Arrangements for program control, e.g. control units
    • G06F9/06Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/34Addressing or accessing the instruction operand or the result ; Formation of operand address; Addressing modes
    • G06F9/345Addressing or accessing the instruction operand or the result ; Formation of operand address; Addressing modes of multiple operands or results

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Software Systems (AREA)
  • Mathematical Physics (AREA)
  • Complex Calculations (AREA)
  • Bus Control (AREA)

Abstract

내용 없음.

Description

어드레스 생성장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1의 실시예에 있어서의 어드레스 생성장치의 개략 구성을 표시한 블록도.
제2도는 본 발명의 제1의 실시예에 있어서의 어드레스 생성장치가 억세스 하는 메모리내의 데이터 구조 및 억세스순서를 표시한 도면.
제3도는 제1도에서의 제2의 레지스터군 및 제10도에서의 레지스터군의 내부구성을 표시한 도면.

Claims (6)

  1. 데이터버스에 접속되고 설정된 하한치로부터 상한치까지를 클록의 입력에 의해서 카운트하고, 상기 카운트치를 제1의 선택신호로서 출력하는 제1카운터와, 상기 데이터버스에 접속되고 상기 제1의 선택 신호의 입력치에대응한 복수의 레지스터로 구성되는 레지스터군을 구비하고, 상기 제1의 선택신호에 대응한 상기 레지스터내에존재하는 설정된 값을 반복하여 제1의 어드레스로서 출력하는 것을 특징으로 하는 어드레스 생성장치.
  2. 제1항에 있어서, 제1의 카운터는 상한치까지 카운트한것을 표시하는 자리올림을 제1의 제어신호로서 출력하고 상기 제1의 제어신호의 입력을 클록으로서 동작하고, 그 계수치를 제2의 어드레스로서 출력하는 데이터버스에 접속된 제2의 카운터와, 제1의 어드레스와 상기 제2의 어드레스를 입력으로 하고, 연산결과를 어드레스로서출력하는 제1의 가산기를 구비한 어드레스 생성장치.
  3. 제2항에 있어서, 데이터버스에 접속되고, 그 출력이 제1의 가산기에 입력되는 제1의 레지스터를 구비한 어드레스 생성장치.
  4. 데이터버스에 접속되고, 제1의 제어신호의 입력에 의해 설정된 하한치로부터 상한치까지를 카운트하고, 그 자리올림을 제2의 제어신호로서 출력하는 제1의 카운타와, 상기 데이터버스에 접속되고, 그 출력이 2입력의 제1의 가산기의 제1의 입력단에 접속되는 제1의 레지스터와, 상기 제1의 제어신호의 입력에 의해서 상기 제1의 가산기의 출력을 제2의 가산기의 제1의 입력단 및 상기 제1의 가산기의 제2의 입력단에 출력하고, 또한 상기 제2의 제어신호의 입력에 의해서 0으로 리세트되는 제2의 레지스터와, 상기 데이터버스에 접속되고 상기 제2의 제어신호의 입력에 의해서 설정된 하한치로부터 상한치까지를 카운트하고, 그 카운트치를 상기 제2의 가산기의 제2의 입력단에 출력하는 제2의 카운터를 구비한 어드레스 생성장치.
  5. 제4항에 있어서, 데이터버스에 접속되고, 그 출력이 제2의 가산기의 제3의 입력단에 접속된 제3의 레지스터를 구비한 어드레스 생성장치.
  6. 데이터버스에 접속되고, 설정된 하한치로부터 상한치까지를 클록의 입력에 의해서 카운트하고, 상기 카운트치를 제2의 포인터로서 출력하고, 또한 상한치까지 카운트한 것을 표시하는 자리올림을 제1의 종료신호로서 출력하는 카운터 1과, 상기 데이터버스에 접속되고 상기 제2의 포인터의 입력장치에 대응하는 복수의 레지스터로 구성되는 레지스터군과, 상기 제2의 포인터에 대응하는 상기 레지스터내에 존재하는 설정된 값이 반복하여 제2의 어드레스로서 제3의 입력단에 접속된 제2의 가산기와, 상기 데이터버스에 접속되고 상기 제1의 종료신호의 입력에 의해 설정된 하한치로부터 상한치까지를 카운트하고, 그 자리올림을 제2의 종료신호로서 출력하는 카운터 2와, 상기 데이터버스에 접속되고, 그 출력이 2입력의 제1의 가산기의 제1의 입력단에 접속되는 제2의 레지스터와, 상기 제1의 종료신호의 입력에 의해서 상기 제1의 가산기의 제2의 입력단에 출력하고, 또한 상기 제2의 종료신호의 입력에 의해서 0으로 리세트 되는 제7의 레지스터와, 상기 데이터버스에 접속되고 상기 제2의 종료신호의 입력에 의해서 설정된 하한치로부터 상한치까지를 카운트하고, 그 카운트치를 상기 제2의 가산기의 제4의 입력단에 출력하는 카운터 3과, 상기 데이터버스에 접속되고, 그 출력이 상기 제2의 가산기의 제1의 입력단에 접속된 제1의 레지스터를 구비하고, 상기 제2의 가산기의 출력을 생성어드레스로 하는 것을 특징으로 하는 한 어드레스 생성장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019890005095A 1988-04-18 1989-04-18 어드레스 생성장치 KR920010962B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP94826 1988-04-18
JP63-94826 1988-04-18
JP63094826A JPH01265347A (ja) 1988-04-18 1988-04-18 アドレス生成装置

Publications (2)

Publication Number Publication Date
KR900016870A true KR900016870A (ko) 1990-11-14
KR920010962B1 KR920010962B1 (ko) 1992-12-26

Family

ID=14120858

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019890005095A KR920010962B1 (ko) 1988-04-18 1989-04-18 어드레스 생성장치

Country Status (3)

Country Link
US (1) US5155823A (ko)
JP (1) JPH01265347A (ko)
KR (1) KR920010962B1 (ko)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2692384B2 (ja) * 1990-12-29 1997-12-17 日本電気株式会社 アドレス生成回路
US5319767A (en) * 1992-06-29 1994-06-07 The United States Of America As Represented By The Secretary Of The Navy Slave controller for effecting a block transfer of sixteen bit words between a memory and a data transfer bus
US5628026A (en) * 1994-12-05 1997-05-06 Motorola, Inc. Multi-dimensional data transfer in a data processing system and method therefor
JP2000010863A (ja) * 1998-06-24 2000-01-14 Sony Computer Entertainment Inc 情報処理装置および方法、並びに提供媒体
US6601158B1 (en) * 1999-12-30 2003-07-29 Pmc-Sierra, Inc. Count/address generation circuitry
EP1193608B1 (en) * 2000-09-27 2006-12-20 Texas Instruments Incorporated Apparatus and method for a sorting mode in a direct memory access controller of a digital signal processor
GB0028354D0 (en) * 2000-11-21 2001-01-03 Aspex Technology Ltd Improvements relating to memory addressing
US6552625B2 (en) 2001-06-01 2003-04-22 Microchip Technology Inc. Processor with pulse width modulation generator with fault input prioritization
US20020184566A1 (en) 2001-06-01 2002-12-05 Michael Catherwood Register pointer trap
US6601160B2 (en) 2001-06-01 2003-07-29 Microchip Technology Incorporated Dynamically reconfigurable data space
US6934728B2 (en) 2001-06-01 2005-08-23 Microchip Technology Incorporated Euclidean distance instructions
US6952711B2 (en) 2001-06-01 2005-10-04 Microchip Technology Incorporated Maximally negative signed fractional number multiplication
US6985986B2 (en) 2001-06-01 2006-01-10 Microchip Technology Incorporated Variable cycle interrupt disabling
US6937084B2 (en) 2001-06-01 2005-08-30 Microchip Technology Incorporated Processor with dual-deadtime pulse width modulation generator
US6728856B2 (en) 2001-06-01 2004-04-27 Microchip Technology Incorporated Modified Harvard architecture processor having program memory space mapped to data memory space
US6975679B2 (en) 2001-06-01 2005-12-13 Microchip Technology Incorporated Configuration fuses for setting PWM options
US7020788B2 (en) 2001-06-01 2006-03-28 Microchip Technology Incorporated Reduced power option
US7003543B2 (en) 2001-06-01 2006-02-21 Microchip Technology Incorporated Sticky z bit
US6604169B2 (en) 2001-06-01 2003-08-05 Microchip Technology Incorporated Modulo addressing based on absolute offset
US7007172B2 (en) 2001-06-01 2006-02-28 Microchip Technology Incorporated Modified Harvard architecture processor having data memory space mapped to program memory space with erroneous execution protection
US7467178B2 (en) 2001-06-01 2008-12-16 Microchip Technology Incorporated Dual mode arithmetic saturation processing
US6976158B2 (en) 2001-06-01 2005-12-13 Microchip Technology Incorporated Repeat instruction with interrupt
US20040021483A1 (en) * 2001-09-28 2004-02-05 Brian Boles Functional pathway configuration at a system/IC interface
US6552567B1 (en) 2001-09-28 2003-04-22 Microchip Technology Incorporated Functional pathway configuration at a system/IC interface
AU2003281792A1 (en) * 2002-07-26 2004-02-23 Koninklijke Philips Electronics N.V. Method and apparatus for accessing multiple vector elements in parallel
FR2848686B1 (fr) * 2002-12-17 2005-04-15 St Microelectronics Sa Generateur d'adresses programmable
GB2448744A (en) * 2007-04-26 2008-10-29 Wolfson Microelectronics Plc Look-up table indexing scheme with null values used to expand table to have a power of two number of entries in each cycle of coefficients

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4016531A (en) * 1975-04-28 1977-04-05 Mobil Oil Corporation System for recording seismic reflection signals in serial-by-trace format
JPS6057850B2 (ja) * 1979-08-31 1985-12-17 東芝テック株式会社 電気掃除機
JPS59197920A (ja) * 1983-04-25 1984-11-09 Nec Corp アドレス制御装置
US4876937A (en) * 1983-09-12 1989-10-31 Yamaha Corporation Apparatus for producing rhythmically aligned tones from stored wave data
GB2175421B (en) * 1985-05-13 1989-11-29 Singer Link Miles Ltd Computing system
JPS6293741A (ja) * 1985-10-19 1987-04-30 Ricoh Co Ltd アドレス指定装置
US4847750A (en) * 1986-02-13 1989-07-11 Intelligent Instrumentation, Inc. Peripheral DMA controller for data acquisition system

Also Published As

Publication number Publication date
JPH01265347A (ja) 1989-10-23
US5155823A (en) 1992-10-13
KR920010962B1 (ko) 1992-12-26

Similar Documents

Publication Publication Date Title
KR900016870A (ko) 어드레스 생성장치
KR900014984A (ko) 2개 비동기 클럭신호간의 시간지연의 출력신호표시를 제공하는 회로소자와 방법
KR840006851A (ko) 데이타 자동연속 처리회로
KR960032186A (ko) 컴퓨터 시스템 및 프로그램 실행을 인터럽트 하지않고 스테이터스 데이타를 얻을 수 있는 방법
KR910001771A (ko) 반도체 메모리 장치
KR920002393A (ko) 자동차용 입력인터페이스
KR940007649A (ko) 디지탈 신호 처리장치
KR920007349A (ko) 디지틀 펄스 처리장치
KR920020323A (ko) 중앙연산처리장치
KR910001545A (ko) Cpu 코어
KR950025340A (ko) 전자레인지의 인코더 키 입력장치 및 그 장치를 이용한 인터럽트 처리방법
SU739658A1 (ru) Устройство дл контрол пам ти
KR910017278A (ko) 마이크로프로그램 제어장치
KR930004883A (ko) 정규화를 위한 시프트-넘버 검출회로를 구비한 고정 소수점 디지탈 신호 처리기
SU881736A1 (ru) Устройство дл поиска чисел в заданном диапазоне
SU1141394A1 (ru) Устройство дл ввода информации
KR960003944Y1 (ko) 다이내믹 램 리프레쉬 회로
SU1667041A1 (ru) Устройство дл ввода информации
SU968804A1 (ru) Устройство дл определени экстремальных чисел
SU1008737A1 (ru) Генератор случайных чисел
JPS57150038A (en) Address designating circuit
KR910010388A (ko) 건반악기의 뮤직 레코딩 장치
KR950028316A (ko) 레지스터를 이용한 난수 생성용 조합회로
KR920010417A (ko) 고차 다항식 연산장치
KR830003758A (ko) 신호 변환회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 19971231

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee