KR960003944Y1 - 다이내믹 램 리프레쉬 회로 - Google Patents
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Abstract
내용 없음.
Description
제1도는 본 고안에 의한 다이내믹 램 리프레쉬 회로의 일실시예시도.
제2도는 제1도에 따른 다이내믹 램 리프레쉬 회로의 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
100 : 디지틀신호 프로세서 200 : 홀드신호제어부
210, 220, 230 : 제1, 2, 3 카운터 240, 250, 260 : 제1, 2, 3 노아게이트
270 : 낸드게이트 300 : 리프레쉬제어신호발생부
310 : 인버터 320 : 앤드게이트
330 : 제4카운터 340 : 오아게이트
350 : D플립플롭
본 고안은 다이내믹 램 리프레쉬(Dynamic RAM refresh) 회로에 관한 것으로, 특히 텍사스 인스트루먼트사의 디지틀신호 프로세싱 전용칩인 TMS 320C25가 데이터 메모리인 다이내믹 램을 액세스할 필요가 있을때 다이내믹 램의 리프레쉬를 수행하기 위한 회로에 관한 것이다.
일반적으로 다지틀 신호 프로세싱(Digital Signal Processing : DSP) 전용칩인 TMS 320C25는 고속의 스테릭 램(Static RAM)을 데이터 메모리로서 사용하나 다이내믹 램(Dynamic RAM)을 사용하는 경우도 있다. 상기 다이내믹 램은 시간이 경과함에 따라 데이터를 잃어버리는 특성이 있기 때문에 정기적인 리프레쉬가 필요하는 바, 이와 같은 경우를 위하여 다이내믹 램 리프레쉬용 칩이 상품화되어 있으나 단가가 높기 때문에 상품화를 목적으로 하는 기기에는 채택하기가 곤란하다. 또한, 종래의 리프레쉬 회로는 범용 CPU(Center Processing Unit)를 기준으로 설계되어 있으므로 TMS 320C25와 같이 고속 처리를 행하는 칩에 대해서는 회로상의 접속이 용이하지 않고, 접속이 이루어진다고 하더라도 TMS 320C25가 충분히 연산을 행하는 시간임에도 그 시간을 리프레쉬 시간으로 할당하게 된다. 즉 상기 다이내믹 램의 리프레쉬는 제대로 이루어지지만 TMS 320C25 칩의 성능을 저하시키는 역효과가 일어나게 되는 문제점이 있었다.
따라서 본 고안은 상기 제반 문제점을 해결하기 위하여 안출한 것으로서 다이내믹 램 콘트롤러를 사용하지 않고도 디지틀 신호 프로세싱 전용 칩인 TMS 320C25의 데이터 메모리로서 채용된 다이내믹 램을 효율적으로 리프레쉬 하기 위한 다이내믹 램 리프레쉬 회로를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 고안은 디지틀 신호를 프로세싱하여 데이터 메모리인 다이내믹 램과 액세스하기 위한 디지틀 신호 프로세서와; 상기 디지틀 신호 프로세서에서 전행되는 제1클럭신호를 받아서 홀드제어신호를 발생시키는 홀드신호 제어부와; 상기 홀드신호제어부의 홀드제어신호에 따라, 디지틀 신호 프로세서에서 출력되는 홀드 상태임을 알리는 신호 및 제2클럭신호를 조합하여 다이내믹 램을 리프레쉬하기 위한 리프레쉬 제어신호 발생부를 포함함을 특징으로 한다.
이하 첨부한 도면을 참조하여 본 고안을 상세히 기술하기로 한다.
제1도는 본 고안에 의한 다이내믹 램 리프레쉬 회로의 일실시예시도이다.
제1도에 의하면, 본 고안의 다이내믹 램 리프레쉬 회로는 디지틀 신호를 프로세싱하여 데이터 메모리인 다이내믹 램과 액세스 하기 위한 디지틀 신호 프로세서(100)와; 상기 디지틀 신호 프로세서(100)에서 전송되는 제1클럭신호(CLK1)를 클럭단자(CLOCK1)에 입력하여 캐리(Carry)신호를 발생하는 제1카운터(210), 상기 제1카운터(210)의 캐리신호를 클럭단자(CLOCK2)에 입력하여 캐리신호와 카운트신호를 발생하는 제2카운터(220), 상기 제2카운터(220)의 캐리신호를 클럭단자(CLOCK3)에 입력하여 캐리신호와 카운트신호를 발생하는 제3카운터(230), 상기 제2카운터(220)의 카운트단자(B)에서 전송되는 카운트신호를 조합하는 제1노아게이트(240), 상기 제2카운트(220)의 캐리신호를 클럭단자(CLOCK3)에 입력하여 캐리신호와 카운트신호를 발생하는 제3카운트(230), 상기 제2카운트(220)의 카운트단자(C,D)에서 각각 전송되는 카운트신호 및 제3카운터(230)의 카운트단자(A)에서 전송되는 카운트신호를 조합하는 제2노아게이트(250), 상기 제3카운트(230)의 카운트단자(B,C,D)에서 각각 전송되는 카운트신호를 조합하는 제3노아게이트(260), 상기 제1,2,3 노아게이트(240,250,260)의 조합신호를 받아서 다시 조합하는 낸드게이트(270)로 구성하여 홀드신호(HOLD)를 디지틀 신호 프로세서(100)에 입력시키는 홀드신호 제어부(200)와; 상기 홀드신호 제어부(200)에서 전송되는 ＂로우＂ 레벨의 홀드신호()에 의해서 디지틀신호 프로세서(100)의 동작이 중지되었음을 알리는 다른 홀드신호()를 인버터(310)를 통해 일측단에 입력시키고 디지틀신호 프로세서(100)의 제1클럭신호(CLK1)를 타측단에 입력시켜 조합하는 앤드게이트(320), 상기 앤드게이트(320)의 조합신호를 클럭단자(CLOCK4)에 입력하는 카운트 단자(A)를 통하여 카운트신호를 출력하는 제4카운터(330), 상기 디지틀신호 프로세서(100)의 홀드신호() 및 제4카운터(330)의 카운트단자(A)에서 출력되는 카운트신호를 조합하여 그 조합신호인 열 어드레스 선택신호()를 다이내믹 램에 전송하는 오아게이트(340), 상기 디지틀신호 프로세서(100)의 제2클럭신호(CLK2)를 클럭단자(CLOCK5)에 인가하고 오아게이트(340)에서 출력되는 열 어드레스 선택신호()를 입력단자(D)에 입력시키고 출력단자(Q)를 통해 행어드레스선택신호()를 출력하여 다이내믹 램에 전송하는 D 플립플롭(350)으로 구성되는 리프레쉬 제어신호 발생부(300)를 포함한다.
상기한 바와 같은 구성을 가진 본 고안을 보다 상세히 설명하면 다음과 같다.
제2도는 제1도에 따른 다이내믹 램 리프레쉬 회로의 타이밍도이다.
제1도 및 제2도에 의하면, 제2도에 도시한 바와 같이 텍사스 인스트루먼트사의 TMS 320C25 칩으로 구성된 디지틀신호 프로세서(100)의 제1클럭신호(CLK1)를 기준 클럭으로 하여 홀드신호 제어부(200)를 구성하는 4비트의 제1카운터(210)는 카운팅을 시작한다. 상기 제1카운터(210)에서 캐리가 발생하면 4비트의 제2카운터(220)는 카운팅을 하게 되며, 4비트의 제3카운터(230)도 상기 제2카운터(220)의 캐리신호에 의해 카운팅한다. 상기 제1,2,3카운터(210,220,230)는 각각 카운팅된 카운트신호를 출력하여 제1,2,3노아게이트(240,250,260)의 입력단에 인가하며, 이 제1,2,3노아게이트(240,250,260)는 입력된 신호를 조합하여 그 조합신호를 낸드게이트(270)에 인가한다. 상기 낸드게이트(270)는 인가된 카운트신호를 조합하여 디지틀신호 프로세서(100)의 동작을 제어하는 제2도에 도시된 바와 같은 홀드신호()를 발생하게 된다.
제2도에 도시된 바와 같이 상기 홀드신호()가 2μsec의 ＂로우＂레벨 상태로 디지틀신호 프로세서(100)에 인가되면 정확한 리프레쉬 사이클(cycle)을 얻을 수 있고 이 홀드신호()가 98μsec의 ＂하이＂레벨 상태이면 디지틀 신호 프로세서(100)는 정상적인 연산을 수행한다.
한편, 리프레쉬 제어신호 발생부(300)는 상기 디지틀신호 프로세서(100)가 동작을 정지하고 있는 상태, 즉 홀드신호 제어부(200)에서 출력되는 홀드신호()가 ＂로우＂레벨 상태에서 동작하게 된다. 상기 ＂로우＂레벨 상태의 홀드신호()에 의해서 디지틀신호 프로세서(100)가 동작을 중지하면, 이 디지틀신호 프로세서(100)는 동작중지 상태임을 알리는 홀드신호()와 제1클럭신호(CLK1)를 발생하게 된다. 상기 디지틀신호 프로세서(100)에서 발생된 홀드신호()는 리프레쉬 제어신호 발생부(300)를 구성하는 인버터(310)를 통하여 앤드게이트(320)의 일측단에 인가되고, 상기 제1클럭신호(CLK1)는 앤드게이트(320)의 타측단에 인가된다. 상기 앤드게이트(320)에 의해서 조합된 신호는 제4카운터(330)의 클럭단자(CLOCK4)에 인가되는 기준 클럭으로 사용되는 바, 이 제4카운트(330)에서 카운트된 카운트신호는 오아게이트(340)의 일측단에 인가된다. 상기 오아게이트(340)는 디지틀신호 프로세서(100)에서 출력되는 홀드신호()와 제4카운터(330)의 카운트 출력신호를 조합하여 제2도에 도시된 바와 같이 열어드레스선택(Columm Address Select) 신호인신호를 출력하여 여기에서 기술되지 않은 다이내믹 램에 전송한다. 이때, 상기 오아게이트(340)에서 출력되는신호는 D 플립플롭(350)의 입력단자(D)에 인가되어, 이 D 플립플롭(350)의 클럭단자(CLOCK5)에 인가되는 디지틀신호 프로세서(100)의 제2클럭신호(CLK2)에 따라 일정시간 지연된후 출력단자(Q)를 통해서 제2도에 도시된 바와 같은 행 어드레스 선택(Row Address Select) 신호인신호를 다이내믹 램에 전송하게 된다.
상술한 바와 같이 본 고안은 디지틀 신호 프로세서인 TM 320C25 칩과 데이터 메모리인 다이내믹 램을 액세스 할때 다이내믹 램 콘트롤러를 사용하지 않고도 정상적인 리프레쉬가 이루어지도록 함으로써 TMS 320C25 칩의 효율을 높일 수 있는 이점이 있다.
Claims (3)
- 디지틀신호를 프로세싱하여 데이터 메모리인 다이내믹 램과 액세스하기 위한 디지틀 신호 프로세서(100)와; 상기 디지틀 신호 프로세서(100)에서 전송되는 제1클럭신호(CLK1)를 받아서 홀드제어신호()를 발생시키는 홀드신호제어부(200)와; 상기 홀드신호제어부(200)의 홀드제어신호()에 따라, 디지틀신호 프로세서(100)에서 출력되는 홀드 상태임을 알리는 신호() 및 제2클럭신호(CLK2)를 조합하여 다이내믹 램을 리프레쉬하기 위한 리프레쉬 제어신호 발생부(300)를 포함함을 특징으로 하는 다이내믹 램 리프레쉬 회로.
- 제1항에 있어서, 상기 홀드신호제어부(200)는 디지틀신호프로세서(100)에서 전송되는 제1클럭신호(CLK1)를 클럭단자(CLOCK1)에 입력하여 캐리신호를 발생하는 제1카운터(210)와, 상기 제1카운터(210)의 캐리신호를 클럭단자(CLOCK2)에 입력하여 캐리신호와 카운트신호를 발생하는 제2카운터(220)와, 상기 제2카운터(220)의 캐리신호를 클럭단자(CLOCK3)에 입력하여 캐리신호와 카운트 신호를 발생하는 제3카운터(230)와, 상기 제2카운터(220)의 카운트단자(B)에서 전송되는 카운트 신호를 조합하는 제1노아게이트(240)와, 상기 제2카운터(220)의 카운트단자(C,D)에서 각각 전송되는 카운트신호 및 제3카운터(230)의 카운트단자(A)에서 전송되는 카운트신호를 조합하는 제2노아게이트(250)와, 상기 제3카운터(230)의 카운트단자(B,C,D)에서 각각 전송되는 카운트신호를 조합하는 제3아노게이트(260)와, 상기 제1,2,3 노아게이트(240,250,260)의 조합신호를 받아서 다시 조합하여 그 조합신호인 홀드신호()를 디지틀신호 프로세서(100)에 입력시키는 낸드게이트(270)로 구성함을 특징으로 하는 다이내믹 램 리프레쉬 회로.
- 제1항에 있어서, 상기 리프레쉬 제어신호 발생부(300)는 홀드신호제어부(200)에서 전송되는 ＂로우＂ 레벨의 홀드신호()에 의해서 디지틀 신호 프로세서(100)의 동작이 중지되었음을 알리는 다른 홀드신호()를 인버터(310)를 통해 일측단에 입력시키고 디지틀 신호 프로세서(100)의 제1클럭신호(CLK1)를 타측단에 입력시켜 조합하는 앤드게이트(320)와, 상기 앤드게이트(320)의 조합신호를 클럭단자(CLOCK4)에 입력하여 카운트단자(A)를 통하여 카운트신호를 출력하는 제4카운터(330)와, 상기 디지틀 신호 프로세서(100)의 홀드신호() 및 제4카운트(330)의 카운트단자(A)에서 출력되는 카운트신호를 조합하여 그 조합신호인 열 어드레스 선택신호()를 다이내믹 램에 전송하는 오아게이트(340)와, 상기 디지틀신호 프로세서(100)의 제2클럭신호(CLK2)를클럭단자(CLOCK5)에 인가하고 오아게이트(340)에서 출력되는 열 어드레스 선택신호(CAS)를 입력단자(D)에 입력시키고 출력단자(Q)를 통하여 행 어드레스 선택신호()를 출력하여 다이내믹 램에 전송하는 D 플립플롭(350)으로 구성함을 특징으로 하는 다이내믹 램 리프레쉬 회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019900016220U KR960003944Y1 (ko) | 1990-10-25 | 1990-10-25 | 다이내믹 램 리프레쉬 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019900016220U KR960003944Y1 (ko) | 1990-10-25 | 1990-10-25 | 다이내믹 램 리프레쉬 회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR920008355U KR920008355U (ko) | 1992-05-20 |
| KR960003944Y1 true KR960003944Y1 (ko) | 1996-05-16 |
Family
ID=19304580
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR2019900016220U KR960003944Y1 (ko) | 1990-10-25 | 1990-10-25 | 다이내믹 램 리프레쉬 회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR960003944Y1 (ko) |
-
1990
- 1990-10-25 KR KR2019900016220U patent/KR960003944Y1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR920008355U (ko) | 1992-05-20 |
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