JPS6116349A - バツフア記憶装置 - Google Patents
バツフア記憶装置Info
- Publication number
- JPS6116349A JPS6116349A JP59136622A JP13662284A JPS6116349A JP S6116349 A JPS6116349 A JP S6116349A JP 59136622 A JP59136622 A JP 59136622A JP 13662284 A JP13662284 A JP 13662284A JP S6116349 A JPS6116349 A JP S6116349A
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- Japan
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- register
- data
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- Pending
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、データ処理装置におけるバッファ記憶装置
に関するものである。
に関するものである。
データ処理装置では、データ処理を高速に行うために中
央処理装置と主記憶装置の間に、主記憶装置よりもアク
セスタイムが速いバッファ記憶装置を設け、中央処理装
置が使用する主記憶装置上のプログラムやデータの写し
を、バッファ記憶装置に取込んでおき、中央処理装置は
データ処理のためのメモリアクセスを、通常はこのバッ
ファ記憶装置に対して行い、必要とする情報がバッファ
記憶装置に存在しない場合のみ主記憶装置をアクセスす
る構成になっている。
央処理装置と主記憶装置の間に、主記憶装置よりもアク
セスタイムが速いバッファ記憶装置を設け、中央処理装
置が使用する主記憶装置上のプログラムやデータの写し
を、バッファ記憶装置に取込んでおき、中央処理装置は
データ処理のためのメモリアクセスを、通常はこのバッ
ファ記憶装置に対して行い、必要とする情報がバッファ
記憶装置に存在しない場合のみ主記憶装置をアクセスす
る構成になっている。
従来のバッファ記憶装″ ゛て第１図に示すものがあっ
た。図において、（／Ｊは中央処理装置からの要求アド
レスが格納されるアドレスレジスタであり、インデック
スアドレス部（Ｕ）と行アドレス部（Ｌ）とよりなる。
た。図において、（／Ｊは中央処理装置からの要求アド
レスが格納されるアドレスレジスタであり、インデック
スアドレス部（Ｕ）と行アドレス部（Ｌ）とよりなる。
（コンは主記憶装置上の情報の写しを格納するｍ行Ｘｎ
列よりなるデータアレイ、（３）は前記写した情報のア
ドレスを格納するｍ行×ｎ列よりなるインデックスアレ
イ、Ｃ２〜Ｃｎはアドレスレジスタ（１）のインデック
スアドレス部（Ｕ）とインデックスアレイ（３）の各列
の出力とを比較するアドレス比較回路、（りはアドレス
比較回路０７〜Ｃｎの出力からデータアレイ（２）の列
アドレスを生成するエンコーダ、（５）はデータアレイ
（２）かもの続出しデータを格納する読出しデータレジ
スタである。
列よりなるデータアレイ、（３）は前記写した情報のア
ドレスを格納するｍ行×ｎ列よりなるインデックスアレ
イ、Ｃ２〜Ｃｎはアドレスレジスタ（１）のインデック
スアドレス部（Ｕ）とインデックスアレイ（３）の各列
の出力とを比較するアドレス比較回路、（りはアドレス
比較回路０７〜Ｃｎの出力からデータアレイ（２）の列
アドレスを生成するエンコーダ、（５）はデータアレイ
（２）かもの続出しデータを格納する読出しデータレジ
スタである。
次に、上記された構成を有する従来のバッファ記憶装置
の動作について説明する。中央処理装置より送られてき
たアドレスは、アドレスレジスタ（１）にセットされ、
先ずそのアドレスで、指定する情報がバッファ記憶装置
に存在するかどうかを検索する必要がある。アドレスレ
ジスタ（１）の行アドレス部（Ｌ）によってインデック
スアレイ（３）の一つの行が選択され、その行の中に、
アドレスレジスタ（１）のインデックスアドレス部（Ｕ
）と一致するアドレスが存在するかどうかを、インデッ
クスアレイ（３）の各列毎に設けられたアドレス比較回
路Ｃ／〜Ｃ，によって各列を同時に調べる。とれか一つ
のアドレス比較回路で一致がとられると、その結果がエ
ンコーダ（りによってデータアレイ（コ）の対応する列
アドレスに変換され、データアレイ（コ）に入力される
。一方、データアレイ（２）の行アドレスは、アドレス
レジスタ（１）からの行アドレス線（１０）を介して入
力されているため、データアレイ（コ）のアクセスが可
能となり、所望のデータが読出されて、読出しデータレ
ジスタ（５）にセットされる。
の動作について説明する。中央処理装置より送られてき
たアドレスは、アドレスレジスタ（１）にセットされ、
先ずそのアドレスで、指定する情報がバッファ記憶装置
に存在するかどうかを検索する必要がある。アドレスレ
ジスタ（１）の行アドレス部（Ｌ）によってインデック
スアレイ（３）の一つの行が選択され、その行の中に、
アドレスレジスタ（１）のインデックスアドレス部（Ｕ
）と一致するアドレスが存在するかどうかを、インデッ
クスアレイ（３）の各列毎に設けられたアドレス比較回
路Ｃ／〜Ｃ，によって各列を同時に調べる。とれか一つ
のアドレス比較回路で一致がとられると、その結果がエ
ンコーダ（りによってデータアレイ（コ）の対応する列
アドレスに変換され、データアレイ（コ）に入力される
。一方、データアレイ（２）の行アドレスは、アドレス
レジスタ（１）からの行アドレス線（１０）を介して入
力されているため、データアレイ（コ）のアクセスが可
能となり、所望のデータが読出されて、読出しデータレ
ジスタ（５）にセットされる。
上記の一連の動作のタイミング関係は第二図に例示され
ている。この第２図におい℃、（ａ）はアドレスレジス
タ（１）の出力タイミング、（ｂ）はエンコーダ（りの
出力タイミング即ちデータアレイ（２）の行アドレス入
力タイミング、そして、（Ｃ）はデータアレイ（２）の
出力タイミングを示すものである。バッファ記憶装置の
アクセスタイムは、アドレスレジスタ（１）の出力タイ
ミングから、読出しデータレジスタ（３つの出力タイミ
ングまでの時間となる。この時間には、インデックスア
レイ（３）の絖出し時間、アドレス比較回路Ｃ８及びエ
ンコーダ（りによる伝搬遅延時間、データアレイ（２）
の読出し時間などが含まれている。
ている。この第２図におい℃、（ａ）はアドレスレジス
タ（１）の出力タイミング、（ｂ）はエンコーダ（りの
出力タイミング即ちデータアレイ（２）の行アドレス入
力タイミング、そして、（Ｃ）はデータアレイ（２）の
出力タイミングを示すものである。バッファ記憶装置の
アクセスタイムは、アドレスレジスタ（１）の出力タイ
ミングから、読出しデータレジスタ（３つの出力タイミ
ングまでの時間となる。この時間には、インデックスア
レイ（３）の絖出し時間、アドレス比較回路Ｃ８及びエ
ンコーダ（りによる伝搬遅延時間、データアレイ（２）
の読出し時間などが含まれている。
従来のバッファ記憶装置は上記されたように構成され、
動作するものであるので、アドレスの入力から続出しデ
ータの出力までの間に、伝播遅延時間の大きいインデッ
クスアレイおよびデータアレイが直列コ段にされている
ために、全体的なアクセスタイムが大きくなるという欠
点があった。
動作するものであるので、アドレスの入力から続出しデ
ータの出力までの間に、伝播遅延時間の大きいインデッ
クスアレイおよびデータアレイが直列コ段にされている
ために、全体的なアクセスタイムが大きくなるという欠
点があった。
この欠点を改善した他の従来装置としては、データアレ
イの読出しな各列で同時に行えるように（−、インデッ
クスアレイと平行して読出し動作を行う構成のものがあ
ったが、このやり方では、必要とするハードウェア量及
び信号本数が非常に多くなるため一般的ではなかった。
イの読出しな各列で同時に行えるように（−、インデッ
クスアレイと平行して読出し動作を行う構成のものがあ
ったが、このやり方では、必要とするハードウェア量及
び信号本数が非常に多くなるため一般的ではなかった。
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、従来のものにわずかの回路を追加
するだけでアクセスタイムの速いバッファ記憶装置を提
供することを目的としている。
めになされたもので、従来のものにわずかの回路を追加
するだけでアクセスタイムの速いバッファ記憶装置を提
供することを目的としている。
この発明は、データ処理の場合は連続したメモリアドレ
スが引続いてアクセスされることが多いという性質を利
用したものであり、この発明によれば、インデックスア
レイ出力のアドレス比較結果を、保持するレジスタを設
け、その出力を常にデータアレイの列アドレスとして人
力しておくことにより、引続いて同じ列アドレスをアク
セスする場合は、インデックスアレイの読出し時間のみ
でアクセスすることのできるバッファ記憶装置が提供さ
れる。
スが引続いてアクセスされることが多いという性質を利
用したものであり、この発明によれば、インデックスア
レイ出力のアドレス比較結果を、保持するレジスタを設
け、その出力を常にデータアレイの列アドレスとして人
力しておくことにより、引続いて同じ列アドレスをアク
セスする場合は、インデックスアレイの読出し時間のみ
でアクセスすることのできるバッファ記憶装置が提供さ
れる。
以下、この発明の実施例を図について説明する一第３図
は、この発明の実施例であるバッファｉ己憶装置の構成
を示すブロック図であり、第１図で示す従来の装置に比
べ、データアレイ（λ）の列アドレス生成回路の構成が
異なるのみで−その他は全て同じ構成にされている。第
１図と同一符号は同一または相当部分を示すものであり
、（６）はデータアレイ（，２）の列アドレスを少くと
も次のアク七味 メ時まで呟保持する列アドレスレジスタ、（７）はエン
コーダ（りで新しく生成された列アドレスと列アドレス
レジスタ（６）で保持している以前の列アドレスとを比
較する列アドレス比較回路、（１３）は列アドレス線、
（ハリは列アドレスが一致した場合に、その上に所定の
信号が出力される列アドレス一致信号線、（１５）は列
アドレス不一致信号線である。
は、この発明の実施例であるバッファｉ己憶装置の構成
を示すブロック図であり、第１図で示す従来の装置に比
べ、データアレイ（λ）の列アドレス生成回路の構成が
異なるのみで−その他は全て同じ構成にされている。第
１図と同一符号は同一または相当部分を示すものであり
、（６）はデータアレイ（，２）の列アドレスを少くと
も次のアク七味 メ時まで呟保持する列アドレスレジスタ、（７）はエン
コーダ（りで新しく生成された列アドレスと列アドレス
レジスタ（６）で保持している以前の列アドレスとを比
較する列アドレス比較回路、（１３）は列アドレス線、
（ハリは列アドレスが一致した場合に、その上に所定の
信号が出力される列アドレス一致信号線、（１５）は列
アドレス不一致信号線である。
この実施例において、アドレスレジスタ（１）の出力が
インデックスアレイ（り、アドレス比較回路Ｃ２〜Ｃｎ
１エンコーダ（りを経てデータアレイ（コ）の列アドレ
スを生成する動作までは第１図の従来装置の場合と同じ
である。
インデックスアレイ（り、アドレス比較回路Ｃ２〜Ｃｎ
１エンコーダ（りを経てデータアレイ（コ）の列アドレ
スを生成する動作までは第１図の従来装置の場合と同じ
である。
エンコーダ（りで生成さｄナータアレイ（：ｌ）の所定
の列アドレスは、先ず、列アドレス比較回路（り）にお
いて、それ以前にアクセスされて列アドレスレジスタ（
６）に保持されている列アドレスと一致しているかどう
かの比較を行い、その結果一致していればデータアレイ
（コ）のアクセスに必要な列アドレス及び行アドレスは
アドレスレジスタ（１）がセットされると同時に供給さ
れていたことになり、インデックスアレイ（３）の読出
し及び比較と平行してデータアレイ（２）の読出しが可
能となり列アドレス一致信号線（ハリ上の信号（ｇ）に
よって直ちに読出しデータレジスタ（！ｒ）をセットす
ることができる。すなわち、この場合のバッファ記憶装
置のアクセスタイムは、インデックスアレイ（３）の続
出し時間、アドレス比較回路Ｃｊ 、エンコーダ（り及
び゛列アドレス比較回路（７）の各遅延時間の合計によ
って決まり、データアレイ（，２）の続出し時間は関係
がなくなる。但し、前記データアレイ（２）の読出し時
間が、それ以外の合計時間より大きい場合は、バッファ
記憶装置のアクセスタイムは、データアレイの読出し時
間によってのみ決まる。しかしいずれにしろ、バッファ
記憶装置のアクセスタイムは、従来に比べ短縮されるこ
とになる。
の列アドレスは、先ず、列アドレス比較回路（り）にお
いて、それ以前にアクセスされて列アドレスレジスタ（
６）に保持されている列アドレスと一致しているかどう
かの比較を行い、その結果一致していればデータアレイ
（コ）のアクセスに必要な列アドレス及び行アドレスは
アドレスレジスタ（１）がセットされると同時に供給さ
れていたことになり、インデックスアレイ（３）の読出
し及び比較と平行してデータアレイ（２）の読出しが可
能となり列アドレス一致信号線（ハリ上の信号（ｇ）に
よって直ちに読出しデータレジスタ（！ｒ）をセットす
ることができる。すなわち、この場合のバッファ記憶装
置のアクセスタイムは、インデックスアレイ（３）の続
出し時間、アドレス比較回路Ｃｊ 、エンコーダ（り及
び゛列アドレス比較回路（７）の各遅延時間の合計によ
って決まり、データアレイ（，２）の続出し時間は関係
がなくなる。但し、前記データアレイ（２）の読出し時
間が、それ以外の合計時間より大きい場合は、バッファ
記憶装置のアクセスタイムは、データアレイの読出し時
間によってのみ決まる。しかしいずれにしろ、バッファ
記憶装置のアクセスタイムは、従来に比べ短縮されるこ
とになる。
これらの動作についてのタイミング関係は第１図に示さ
れており、こ〜に、各信号（ａ） 、 （ｂ） 、 （
Ｃ）は第２図と同様であり、（ｄ）は読出しデータレジ
スタ（りの出力タイミングを示すものである。この第り
図では、バッファ記憶装置のアクセスタイムは、データ
アレイ（２）の続出し時間に影響されない場合について
例示されている。
れており、こ〜に、各信号（ａ） 、 （ｂ） 、 （
Ｃ）は第２図と同様であり、（ｄ）は読出しデータレジ
スタ（りの出力タイミングを示すものである。この第り
図では、バッファ記憶装置のアクセスタイムは、データ
アレイ（２）の続出し時間に影響されない場合について
例示されている。
一方、列アドレス比較回路（７）で不一致となった場合
は、不一致信号線（／Ｓ）上の信号（ｈ）によって新し
い列アドレスを列アドレスレジスタ（６）にセットし、
それから従来の場合と同様にデータアレイ（コ）を読出
す必要がある。この場合はアクセスタイムは短縮されな
い。しかし、前述したようにデータ処理装置では連続し
たアドレスがアクセスされることが多いため、列アドレ
ス不一致の頻度は少なく、この発明の効果を妨げる要因
にはならない。
は、不一致信号線（／Ｓ）上の信号（ｈ）によって新し
い列アドレスを列アドレスレジスタ（６）にセットし、
それから従来の場合と同様にデータアレイ（コ）を読出
す必要がある。この場合はアクセスタイムは短縮されな
い。しかし、前述したようにデータ処理装置では連続し
たアドレスがアクセスされることが多いため、列アドレ
ス不一致の頻度は少なく、この発明の効果を妨げる要因
にはならない。
第５図は、第３図に示されているこの発明の実施例によ
るバッファ記憶装置の一部である列アドレスレジスタ（
６ンと列アドレス比較回路（７）との構成を例示するも
のである。なお、（１６）はタイミング信号線である。
るバッファ記憶装置の一部である列アドレスレジスタ（
６ンと列アドレス比較回路（７）との構成を例示するも
のである。なお、（１６）はタイミング信号線である。
また、第６図は、この第５図で示す構成を含むもののタ
イミング関係の一例を示すものであり、（ｅ）はアドレ
スレジスタ（１）の一致信号の出力タイミング、（ｈ）
は列アドレス不一致信号Ｍ（／、ｔ）上の不一致信号の
出力タイミング、そして、（１）は列アドレスレジスタ
（６）の出力タイミングを示している。なお、この第６
図において、（ｊ）は／サイクル分を示すものである。
イミング関係の一例を示すものであり、（ｅ）はアドレ
スレジスタ（１）の一致信号の出力タイミング、（ｈ）
は列アドレス不一致信号Ｍ（／、ｔ）上の不一致信号の
出力タイミング、そして、（１）は列アドレスレジスタ
（６）の出力タイミングを示している。なお、この第６
図において、（ｊ）は／サイクル分を示すものである。
なお、上記実施例では列アドレスレジスタ（６）及び列
アドレス比較回路（７）をエンコーダ（つとデータアレ
イ（２）の間に設けたものを示したが、これらはアドレ
ス比較回路０７〜ｃｎとエンコーダ（りの間に設けても
よく、その場合エンコーダ（り）の遅延時間はアクセス
タイムに関係なくなるためバッファ記憶装置のアクセス
タイムをより速くすることかできる。
アドレス比較回路（７）をエンコーダ（つとデータアレ
イ（２）の間に設けたものを示したが、これらはアドレ
ス比較回路０７〜ｃｎとエンコーダ（りの間に設けても
よく、その場合エンコーダ（り）の遅延時間はアクセス
タイムに関係なくなるためバッファ記憶装置のアクセス
タイムをより速くすることかできる。
以上説明されたように、この発明によればデータアレイ
の列アドレスを保持し、比較する簡単な回路を追加する
のみでアクセスタイムの速いバッファ記憶装置を得るこ
とができる。
の列アドレスを保持し、比較する簡単な回路を追加する
のみでアクセスタイムの速いバッファ記憶装置を得るこ
とができる。
第１図は従来のバッファ記憶装置を示すブロック区、第
二図は第１図で示す装置のタイミング関係の一例を示す
図、第３図はこの発明の実施例によるバッファ記憶装置
を示す図、第９図は第３図で示す装置のタイミング関係
の一例を示す図、第５図はこの発明の実施例における列
アドレスレジスタおよび列アドレス比較回路の構成を示
す図、第６図は第５図で示す構成のもののタイミング関
係の一例を示す図である。 （１）・・アドレスレジスタ、（コ）・・データアレイ
、（３）・・インデックスアレイ、（す・・エンコーダ
、Ｏ）・・絖出しデータレジスタ、（６ン・・列７ドレ
スレジスタ、（り）・・列アドレス比較回路、（ｌ＋）
・・列アドレス一致信号線、（ｔＳ）・・列アドレス不
一致信号線、Ｃ２〜Ｃｎ・・インデックスアドレス比較
回路。 なお、図中、同一符号は同一、又は相当部分を第１図 幣２図 革３図 ）＄４図 （ｆ （ｑ （ｈ （ｉ 幣５図 ←Ｊ−−→
二図は第１図で示す装置のタイミング関係の一例を示す
図、第３図はこの発明の実施例によるバッファ記憶装置
を示す図、第９図は第３図で示す装置のタイミング関係
の一例を示す図、第５図はこの発明の実施例における列
アドレスレジスタおよび列アドレス比較回路の構成を示
す図、第６図は第５図で示す構成のもののタイミング関
係の一例を示す図である。 （１）・・アドレスレジスタ、（コ）・・データアレイ
、（３）・・インデックスアレイ、（す・・エンコーダ
、Ｏ）・・絖出しデータレジスタ、（６ン・・列７ドレ
スレジスタ、（り）・・列アドレス比較回路、（ｌ＋）
・・列アドレス一致信号線、（ｔＳ）・・列アドレス不
一致信号線、Ｃ２〜Ｃｎ・・インデックスアドレス比較
回路。 なお、図中、同一符号は同一、又は相当部分を第１図 幣２図 革３図 ）＄４図 （ｆ （ｑ （ｈ （ｉ 幣５図 ←Ｊ−−→
Claims (1)
- 主記憶上のデータの写しを格納するデータアレイと、上
記データアレイに格納したデータのアドレスを格納する
インデックスアレイとより構成されるバッファ記憶装置
において、上記インデックスアレイのアドレスと中央処
理装置からアクセスが要求されているデータのアドレス
との比較結果を保持する列アドレスレジスタと、任意時
点での上記比較結果と上記列アドレスレジスタに保持さ
れているそれ以前の上記比較結果とを比較する列アドレ
ス比較回路とを設け、その一致が見出されたときには上
記以前から保持されている上記列アドレスレジスタの内
容を用いて上記データアレイの読出しをすることを特徴
とするバッファ記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59136622A JPS6116349A (ja) | 1984-07-03 | 1984-07-03 | バツフア記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59136622A JPS6116349A (ja) | 1984-07-03 | 1984-07-03 | バツフア記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6116349A true JPS6116349A (ja) | 1986-01-24 |
Family
ID=15179604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59136622A Pending JPS6116349A (ja) | 1984-07-03 | 1984-07-03 | バツフア記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6116349A (ja) |
-
1984
- 1984-07-03 JP JP59136622A patent/JPS6116349A/ja active Pending
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