JPS61228534A - パリテイチエツク回路の動作制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、情報処理システムのデータのパリティチェッ
クを行う回路の動作制御方式に係り、特にデータとして
、パリティが付加されたデータと付加されないデータが
混在して用いられるシステムに好適なパリティチェック
回路の動作制御方式〔発明の背景〕 従来の情報処理システムにおいては、データの保証手段
として、全データにパリティを付加することが一般的で
ある。（例えば、「電子計算機の方式設計」萱島興三、
産報出版（株）、第２０６頁〜２１３頁）しかし他方で
は、ワンチップ・マイクロコンピュータなど情報処理シ
ステム全体がパリティなしで動作するものがある。した
がって。

システムの一部にこのマイクロコンピュータを含むシス
テムでは、取り扱うデータにパリティがなく、他のデー
タはパリティがあるという状態が生じる。このような場
合、パリティなしで動作し７ているマイクロコンピュー
タの周辺にパリティジェネレータを設けて、パリティを
付加し、情報処理システム全体としてパリティがあるデ
ータを用い、データの保証を実現しいてるのが実現であ
る。

しかしＬＳＩ等の高集積素子を用いる情報処理システム
においては、データの出力点と入力点が同一パッケージ
内に存在する場合が多く、パリティのないデータにパリ
ティジェネレータでパリティを付加しても、有効なデー
タの保証手段とはいえない。さらにＬＳＩ間にパリティ
ジェネレータを外付けすることによる附属装置の増大化
、及びパリティジェネレート時間によるアクセスタイム
の長時間化という問題点をも生じることになる。

〔発明の目的〕

本発明の目的は、パリティが付加されていないデータで
はパリティチェックを抑止し、パリティが付加されてい
るデータについてはパリティチェックを実施するパリテ
ィチェック回路の動作制御方式を提供することにある。

〔発明の概要〕

本発明は、データの一部にパリティのない部分があるデ
ータが、パリティのあるデータとともに使用される情報
処理システムにおいて、データの受は取り側でパリティ
チェック抑止範囲を、抑止範囲値とアクセスアドレスと
を比較することにより検出し、入力したデータのパリテ
ィチェックを抑止するか、平常通りに動作させるかを決
めるものである。抑止範囲は可変にできるようなレジス
タで与えても良いし、金物で固定値を与えても良い。

〔発明の実施例〕

以下１本発明例を第１図及び第２図により、他の実施例
を第３図により説明する。

はじめに第１図において、１はデータを入力する処理装
置、２ａ及び２ｂは、それぞれパリティチェックを抑止
するアドレスの下限値を入れるレジスタと上限値を入れ
るレジスタ、３ａ、３ｂはアドレスの比較回路、４は該
比較回路の出力を入力するナンド回路、５は入力レジス
タ、６はパリティチェッカ、７はアンド回路、８はパリ
ティエラーを示すエラーラッチ、９はセレクタ回路、３
１はアドレス線、３２は入力データ線、３３はパリティ
線、５０はレジスタ群、６０はマイクロコンピュータ、
７０はメモリである。

第２図は、第１図の処理装置１のアドレスマツプを示す
。アドレス０からｍ−１までがレジスタ群５０、アドレ
スｍからｎまでがマイクロコンピュータ６０．アドレス
ｎ＋１以降はメモリ７０のアドレスを示すものである。

ここで、レジスタ群５０とメモリ７０のデータは、パリ
ティが付加されており、マイクロコンピュータ６０のデ
ータにはパリティが付加されていない。

なお１本実施例では、システムの作成時または立ち上げ
時に下限値レジスタ２ａと上限値レジスタ２ｂにアドレ
スｍとｎがそ九ぞれ設定される。

次に、かかる構成において処理装置１の入力動作を説明
すると、 ■外部レジスタ群５０のデータを入力する場合は、アド
レス線３１には０からｍ−１の間の値が出力され、入力
データ線３２と入力バリティ線３３に上記レジスタ群の
指定された内容が出力される６そして入力レジスタ５に
取り込まれ、続いてパリティチェッカ６によってチェッ
クされる。このときアドレス線３１にはＯ＝ｍ−１の値
が出力されていることにより、それが同時に比較回路３
ａと３ｂに入力されるが、これら比較回路には下限値ア
ドレスレジスタ２ａと上限値アドレスレジスタ２ｂの出
力が入力されているので、それらの出力はそれぞれ０及
び１となる。したがってナンド回路４の出力は１となる
から、アンド回路７はパリティチェッカ６の出力をエラ
ーラッチ８に伝え。

パリティチェック結果が反影される。また、ナンド回路
４の出力が１であるので、セレクタ回路９は処理装置１
へ入力レジスタ５のパリティを供給する。

（■マイクロコンピュータ６０のデータを入力する場合
は、アドレス線３１にはｍからｎの間の値が出力され、
入力データ線３２にはマイクロコンピュータ６０の指定
された内容が出力される６入力バリティ線３３は、ソー
スがなく０レベルとなり入力レジスタ５に取り込まれ、
続いてパリティチェッカ６でチェックされる。ここで、
比較回路３ａと３ｂは、それぞれ上述と同じ要領で下限
値アドレスレジスタ２ａ、上限値アドレスレジスタ２ｂ
とともに動作するが、アドレス線３１の値が下限値ｍ以
上で上限値ｎ以下であるからそれらの出力は１，１とな
る。したがって、ナンド回路４の出力は０となり、アン
ド回路７はパリティチェッカ６の出力をエラーラッチ８
へ伝えないため、パリティチェック結果は抑止される。

またセレクタ回路９は、処理装置１の内部へパリティチ
ェッカ６の出力を伝えるが、この場合、入力レジスタ５
のパリティ部はＯであるから、パリティチェッカ６は入
力レジスタ５のデータ部に対するパリティを作成してい
ることになり、処理装置１の内部へは正しいパリティが
供給される。

■メモリ７０のデータを入力する場合は、アドレス線３
１にはｎ＋１以上の値が出力され、入力レジスタ５に該
メモリ７０の内容が取り込まれる。

このとき、比較回路３ａ、３ｂの出力は、アドレス線３
１の値が下限値ｍ以上で、上限値ｎよりも大きいから、
それらの出力は１，０となり、■と同様にパリティチェ
ックが実施される。

第３図は、他の実施例を示すもので、第１図と同じ番号
は同じ部分を意味する。この実施例においても、第２図
のアドレスマツプが用いられる。

第１図のものとの相違は、アドレスの比較を、この例で
はアドレスの上位ビットのみとしてパリティチェック抑
止範囲を検出している点である。第２図のアドレスマツ
プが第１図の実施例と同じように用いられるとき、上位
ビットの比較により。

同じ作用効果が得られることは明らかであろう。

以上の実施例によれば、アドレスの特定範囲のパリティ
チェックを抑止し、かつ処理装置１の内部へは正しいパ
リティが供給できるものである。

〔発明の効果〕

本発明によれば、情報処理システム内にパリティの付加
されたデータと、付加されないデータが存在する場合に
おいても、パリティのないデータのアドレスを検出して
データの入力側でパリティチェックが抑止できるので、
パリティの付加され　　　゛ないデータについてパリテ
ィを作成、付加するためのパリティジェネレータなどの
別の複雑、高価な装置は不要となり、さらにパリティ作
成の時間も必要とせず、データのアクセス時間を短縮で
きる。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は第１
図のアドレスマツプを示す図、第３図は本発明の他の実
施例のブロック図である。 １・・・処理装置、　２・・・アドレスレジスタ。 ３・・・比較回路、　４・・・ナンド回路、５・・・入
力データレジスタ、　　６・・・パリティチェッカ、　
７・・・アンド回路、　８・・・エラーラッチ。 ９・・・セレクタ回路、　　３１・・・アドレス線。 ３２・・・入力データ線、　３３・・・入力バリティ線
、５０・・・レジスタ群、　６０・・・マイクロコンピ
ュータ、　　７０・・・メモリ。 代理人弁理士　　小　川　勝　男 第１図

Claims (1)

【特許請求の範囲】
1. （１）メモリやレジスタ等を指定するアドレスの範囲に
   よりパリティが付加されているデータと付加されていな
   いデータが使用される情報処理システムにおいて、アク
   セスアドレスとあらかじめ記憶している特定範囲のアド
   レスとを比較する比較手段と、アクセスアドレスにより
   読み出されるデータのパリティをチェックしエラーを出
   力するチェック手段と、前記比較手段の出力により、前
   記チェック手段のエラー出力を抑止する制御手段とを具
   備していることを特徴とするパリティチェック回路の動
   作制御方式。