JPH09282868A - ランダムアクセスメモリ - Google Patents

Abstract

(57)【要約】 【課題】 より高速な書き込みが可能なランダムアクセ
スメモリを提供する。 【解決手段】 ランダムアクセスメモリは、左端点バッ
ファ（ｘｌ）１２と、右端点バッファ（ｘｒ）１３と、
基本パタン発生器１５と、５１２ビットシフタからなる
マスクパタン発生器３０と、１６ビット累算器２２と１
６ビット加算器２１とマスクパタン合成器１０１からな
る５１２個の同一構成の補間器からなる補間器アレイ１
９とを備え、マスクパタン発生器３０と補間器のマスク
パタン合成器１０１が線分の左端点から右端点までが１
である書き込みマスクパタンを生成するように構成す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、記憶保持動作の必
要なランダムアクセスメモリに係り、詳細には、補間演
算器（以下、補間器という）を備えた補間器付きランダ
ムアクセスメモリに関する。

【０００２】

【従来の技術】一般に、画像処理装置等の膨大なデータ
量を扱う情報処理装置では、膨大なデータを記憶するた
めに大容量かつ低コストなＤＲＡＭが用いられる。しか
し、一般のＤＲＡＭはデータ転送速度が遅く、高速性を
要求される情報処理装置に対しては必ずしも十分な性能
を発揮できない。したがって、メモリ装置（特に、ＤＲ
ＡＭ）が低速であるという欠点を補うためメモリ装置の
構成を工夫して高速化を図る必要がある。

【０００３】従来のこの種のランダムアクセスメモリと
して、例えば「超ＬＳＩメモリ」（伊藤清男著）ＰＰ８
５〜８９，ＰＰ９６〜９７，ＰＰ３４５〜３４７に記載
のものがある。

【０００４】図１６は、従来のＤＲＡＭの構成図であ
る。図１６において、ＤＲＡＭは、５１２×５１２×８
ビットのＤＲＡＭセルアレイ１の周辺に、行アドレスバ
ッファ２、行デコーダ３、列アドレスバッファ４、列デ
コーダ５、センスアンプ６、データバス７、出力バッフ
ァ８、入力バッファ９を備え、９ビットのアドレス入力
端子Ａ８〜Ａ０と８ビットのデータ入出力端子Ｄ７〜Ｄ
０を有している。

【０００５】上記ＤＲＡＭのランダムアクセスは以下の
ように行なわれる。

【０００６】アドレス入力端子Ａ８〜Ａ０は、最初にＤ
ＲＡＭセルアレイ１の行アドレスを供給して行アドレス
バッファ２に設定し、行デコーダ３を通じてセルアレイ
の５１２行の中から１行分のセル１０を選んで読み出
し、センスアンプ６に送る。読み出した１行分のセル１
０のデータは一旦失われるので、センスアンプ６で
「０」又は「１」のフルレベルに増幅し、後でアレイに
書き戻す必要がある。このセンスアンプ６で増幅された
データは実際には縦方向に走るデータ線１１に保持され
るが、ここではこれをセンスアンプ６のデータと呼ぶ。

【０００７】次に、同じアドレス入力端子Ａ８〜Ａ０か
ら列アドレスを供給して列アドレスバッファ４に設定
し、列デコーダ５を通じてセンスアンプ６の５１２個の
セルの中から１個のセルを選ぶ。センスアンプ６の１個
のセルは８ビット分のセンスアンプからなる。ＤＲＡＭ
を読み出す場合は、この選ばれた８ビットのセンスアン
プデータをデータバスから出力バッファ８を通じてデー
タ端子Ｄ７〜Ｄ０に読み出す。書き込みの場合は、逆
に、データ端子Ｄ７〜Ｄ０から入力バッファ９、データ
バス７を通じてセンスアンプ６の選ばれた８ビットのセ
ルに書き込む。

【０００８】最後にセンスアンプ６のデータをセルアレ
イ１の元の１行分のセル１０に書き戻す。ＤＲＡＭの読
み出しの場合は、センスアンプ６のデータを変更せずに
書き戻す。

【０００９】以上の動作を繰り返すことによって、２次
元セルアレイの中の任意のセルが８ビット単位で読み書
きされるが、１回のアクセス毎に行アドレスと列アドレ
スを設定するのではアクセス時間が長くなるので、行ア
ドレスを変更しない場合には行アドレスを最初に１回与
えて、以後は列アドレスのみを与えながら、特定の１行
の中をランダムにアクセスすることもできる。これはペ
ージモードと呼ばれる。

【００１０】ページモードでは、内部セルとセンスアン
プとの行単位の転送は、ページモードの開始時と終了時
に行なって、その間はセンスアンプ６を読み書きしてい
るので、平均サイクル時間を短縮できる。

【００１１】ページモードで行アドレスｙを省略した上
に、列アドレスを１ずつ増加させることを条件に、列ア
ドレスの供給を省略することもできる。これはバースト
モードと呼ばれ、この方法を利用した高速ＤＲＡＭに
は、シンクロナス（同期型）ＤＲＡＭがある。

【００１２】

【発明が解決しようとする課題】しかしながら、このよ
うな従来のランダムアクセスメモリにあっては、ページ
モード、バーストモードのいずれの方法においても、セ
ンスアンプのセルをデコーダで１個ずつ選んで直列的に
アクセスするものであるから、多くのセルを更新するに
は時間がかるという間題点があった。

【００１３】すなわち、ページモード、バーストモード
によって高速化は図れるものの、より一層の高速化が要
望されていた。

【００１４】本発明は、より高速な書き込みが可能なラ
ンダムアクセスメモリを提供することを目的とする。

【００１５】

【課題を解決するための手段】本発明に係るランダムア
クセスメモリは、記憶保持動作の必要なランダムアクセ
スメモリであって、左端点バッファと右端点バッファと
基本パタン発生器とＮビットのシフタ（Ｎは２のｎ乗、
ｎは自然数）からなるマスクパタン発生器と、累算器と
加算器とマスクパタン合成器からなるＮ個の同一構成の
補間器からなる補間器アレイとを備え、アドレス入力端
子の値ｙを行アドレスバッファに設定し、各セルがＫビ
ットでＭ行×Ｎ列（Ｋ、Ｍは自然数）の２次元セルアレ
イの第ｙ行を各セルがＫビットでＮ個のセルからなるセ
ンスアンプに読み出し、アドレス入力端子から左端点座
標ｘｌを左端点バッファに設定し、アドレス入力端子か
ら右端点座標ｘｒを右端点バッファに設定し、データ入
力端子より初期値Ｉ０を入力レジスタを経由して補間器
アレイのＮ個の累算器に設定し、データ入力端子の増分
値ｄＩを入力レジスタに設定し、マスクパタン発生器
は、ステップｉ（ｉは０からｎ−１までの整数）の補間
マスクパタンが、２のｉ乗ビット毎に０と１が交互に繰
り返すＮビットの補間マスク基本パタンを、ｘｌビット
だけ右に回転シフトして得られるｎ個の補間マスクパタ
ンを順次生成し、Ｎ個の補間器は、ｎ回の累算ステップ
のステップｉで、補間マスクパタンが１のときは累算器
に入力レジスタを加算した結果を累算器に再設定し、当
該補間マスクパタンが０のときは累算器を更新せず、ス
テップ毎に入力レジスタを１ビット上位にシフトして左
端点から右端点までの全てのセルにおける補間値を算出
し、マスクパタン発生器は、Ｎビット全てが１であるパ
タンをｘｌビットだけ右（正方向）にシフトし、左側に
空いたｘｌビットは０で満たした左端マスクパタンを生
成し、マスクパタン発生器は、最左端が１で残りＮ−１
ビット全てが０であるパタンをｘｒビットだけ右にシフ
トし、左側に空いたｘｒビットは１で満たした右端マス
クパタンを生成し、Ｎ個の補間器は、マスクパタン合成
器を用いて左端マスクパタンと右端マスクパタンのビッ
ト毎の論理積をとり、左端点ｘｌから右端点ｘｒまでが
１で両側が０である合成マスクパタンを求め、Ｎ個の累
算器の上位Ｋビットを対応するセンスアンプのＮ個のセ
ルに入力し、合成マスクパタンが１であるセルのみを同
時に更新し、この更新されたセンスアンプのデータが第
ｙ行のセルに書き戻されるように構成する。

【００１６】また、本発明に係るランダムアクセスメモ
リは、記憶保持動作の必要なランダムアクセスメモリで
あって、左端点バッファと右端点バッファと基本パタン
発生器とＮビットのシフタ（Ｎは２のｎ乗、ｎは自然
数）からなるマスクパタン発生器と、累算器と加算器と
マスクパタン合成器からなるＮ個の同一構成の補間器か
らなる補間器アレイとを備え、アドレス入力端子の値ｙ
を行アドレスバッファに設定し、各セルがＫビットでＭ
行×ｐＮ列（Ｋ、Ｍ、ｐは自然数）の２次元セルアレイ
の第ｙ行を各セルがＫビットでｐＮ個のセルからなるセ
ンスアンプに読み出し、アドレス入力端子から左端点座
標ｘｌを左端点バッファに設定し、アドレス入力端子か
ら右端点座標ｘｒを右端点バッファに設定し、データ入
力端子より初期値Ι０を入力レジスタを経由して補間器
アレイのＮ個の累算器に設定し、データ入力端子から増
分値ｄＩを入力レジスタに設定し、マスクパタン発生器
は、ステップｉ（ｉは０からｎ−１までの整数）の補間
マスクパタンが、２のｉ乗ビット毎に０と１が交互に繰
り返すＮビットの補間マスク基本パタンを、ｘｌの下位
ｎビット分だけ右に回転シフトして得られるｎ個の補間
マスクパタンを順次生成し、Ｎ個の補間器は、ｎ回の累
算ステップのステップｉで、補間マスクパタンが１のと
きは累算器に入力レジスタを加算した結果を累算器に再
設定し、当該補間マスクパタンが０のときは累算器を更
新せず、ステップ毎に入力レジスタを１ビット上位にシ
フトして左端点から右端点までの全てのセルにおける補
間値を算出し、マスクパタン発生器は、ｐＮビット全て
が１であるパタンをｘｌビットだけ右（正方向）にシフ
トし、左側に空いたｘｌビットは０で満たした左端マス
クパタンをＮビットずつｐ回に分けて生成し、マスクパ
タン発生器は、最左端が１で残りｐＮ−１ビット全てが
０であるパタンをｘｒビットだけ右にシフトし、左側に
空いたｘｒビットは１で満たした右端マスクパタンをＮ
ビットずつｐ回に分けて生成し、Ｎ個の補間器は、マス
クパタン合成器を用いて左端マスクパタンと右端マスク
パタンのビット毎の論理積をとり、左端点ｘｌから右端
点ｘｒまでが１で両側が０である合成マスクパタンをＮ
ビットずつｐ回に分けて生成し、Ｎ個の補間器の累算器
の上位Ｋビットを対応するセンスアンプのＮ個のセルに
入力し、合成マスクパタンが１であるセルのみをＮビッ
トずつｐ回に分けて更新し、累算器に入力レジスタを加
算した結果を該累算器に再設定し、当該合成マスクパタ
ンが０のときは該累算器を更新せず、この更新されたセ
ンスアンプのデータが第ｙ行のセルに書き戻されるよう
に構成する。

【００１７】また、本発明に係るランダムアクセスメモ
リは、記憶保持動作の必要なランダムアクセスメモリで
あって、左端点バッファと右端点バッファと基本パタン
発生器とＮビットのシフタ（Ｎは２のｎ乗、ｎは自然
数）からなるマスクパタン発生器と、少なくとも深度ｚ
を含むｑ個の画素パラメータに対応するｑ個の累算器と
ｑ個の加算器と１個のマスクパタン合成器と深度比較器
とを含むＮ個の同一構成の補間器からなる補間器アレイ
とを備え、アドレス入力端子の値ｙを行アドレスバッフ
ァに設定し、各セルがＫビットでＭ行×ｐＮ列（Ｋ、
Ｍ、ｐは自然数）の２次元セルアレイの第ｙ行を各セル
がＫビットでｐＮ個のセルからなるセンスアンプに読み
出し、アドレス入力端子から左端点座標ｘｌを左端点バ
ッファに設定し、アドレス入力端子から右端点座標ｘｒ
を右端点バッファに設定し、データ入力端子よりｑ個の
画素パラメータの初期値の集合をｑ個の入力レジスタを
経由して補間器アレイのＮ×ｑ個の累算器に設定し、デ
ータ入力端子からｑ個の画素パラメータの増分値の集合
をｑ個の入力レジスタに設定し、マスクパタン発生器
は、ステップｉ（ｉは０からｎ−１までの整数）の補間
マスクパタンが、２のｉ乗ビット毎に０と１が交互に繰
り返すＮビットの補間マスク基本パタンを、ｘｌの下位
ｎビット分だけ右に回転シフトして得られるｎ個の補間
マスクパタンを順次生成し、Ｎ個の補間器は、ｎ回の累
算ステップのステップｉで、補間マスクパタンが１のと
きは累算器に２のｉ乗セル分の増分値を累算器に累算
し、当該補間マスクパタンが０のときは累算器を更新せ
ず、ステップ毎に入力レジスタの増分値を１ビット上位
にシフトして左端点から右端点までの全てのセルにおけ
るｑ個のパラメータの補間値を算出し、マスクパタン発
生器は、左端点ｘｌから右端点ｘｒまでが１で両側が０
である合成マスクパタンを発生し、Ｎ個の補間器の累算
器の上位Ｋビットを対応するセンスアンプのＮ個のセル
に入力し、合成マスクパタンが１であり、かつｚ比較器
により書き込み値が読み出し値より小さいセルのみを更
新し、合成マスクパタンが１であるセルでは累算器にＮ
画素分の増分値を累算器に累算し、当該合成マスクパタ
ンが０のときは該累算器を更新せず、この更新されたセ
ンスアンプのデータが第ｙ行のセルに書き戻されるよう
に構成する。

【００１８】

【発明の実施の形態】本発明に係るランダムアクセスメ
モリは、ＤＲＡＭ等のランダムアクセスメモリに適用す
ることができる。

【００１９】図１は本発明の実施形態に係るダイナミッ
クランダムアクセスメモリ（ＤＲＡＭ）の構成図であ
る。図１に示すランダムアクセスメモリは、５１２×５
１２×８ビットのセルアレイを有するランダムアクセス
メモリに適用した例である。なお、本実施形態に係るラ
ンダムアクセスメモリの説明にあたり前記図１６に示す
ランダムアクセスメモリと同一構成部分には同一符号を
付している。

【００２０】図１において、ダイナミックランダムアク
セスメモリ（ＤＲＡＭ）は、５１２×５１２×８ビット
のセルアレイ１、行アドレスバッファ２、行デコーダ
３、左端点バッファ（ｘｌ）１２、右端点バッファ（ｘ
ｒ）１３、マルチプレクサ（ＭＵＸ）１４、基本パタン
発生器１５、５１２ビットシフタ１６、入力レジスタ１
７、入力データ線１８、補間器アレイ１９、出力データ
線２０、センスアンプ６、出力バッファ８、アドレス入
力端子Ａ８〜Ａ０、データ入出力端子Ｄ１５〜Ｄ０から
構成される。

【００２１】また、この図には示していないが、上記ラ
ンダムアクセスメモリは、４本の制御入力端子、すなわ
ちＲＡＳ（Row Address Strobe）、ＣＡＳ（Column Add
ressStrobe）１、ＣＡＳ２、ＷＥ(Write Enable)を有し
ている。

【００２２】アドレス入力端子Ａ８〜Ａ０は、行アドレ
スバッファ２、行デコーダ３を通じて５１２×５１２×
８ビットのセルアレイ１に接続され、１行分のセル１０
を読み出し、これをセンスアンプ６で増幅する。

【００２３】また、アドレス入力端子Ａ８〜Ａ０は、マ
スクパタン発生器３０の左端点バッファ１２、右端点バ
ッファ１３に接続される。マスクパタン発生器３０は図
１で点線で囲んだ部分である。

【００２４】マスクパタン発生器３０は、セルアレイ１
の特定の１行の左端点から右端点までの連続する全ての
セルに線形補間されたデータを生成し、並列に書き込む
ためのマスクパタンを発生するものである。

【００２５】上記左端点バッファ（ｘｌ）１２は、アド
レス入力端子の入力値ｘｌを記憶し、上記右端点バッフ
ァ（ｘｒ）１３はアドレス入力端子の入力値ｘｒを記憶
する。

【００２６】上記５１２ビットシフタ１６は、５１２ビ
ットのビットパタンを０〜５１１の任意ビット数シフト
することができる。

【００２７】図２は上記マスクパタン発生器３０の具体
的な構成を示す図であり、アレイの長さＮ＝５１２の構
成を示している。以下で右あるいは右側とは列アドレス
の増加する方向（正方向）であり、左あるいは左側はそ
の逆の負方向である。

【００２８】上記左端点バッファ（ｘｌ）１２は、この
マスクパタン発生器３０により９個の５１２ビットの補
間マスクパタンと１個の５１２ビットの左端マスクパタ
ンを発生し、また、上記右端点バッファ（ｘｒ）１３
は、このマスクパタン発生器３０により１個の５１２ビ
ットの右端マスクパタンを発生して、各々補間器アレイ
１９に送る。

【００２９】上記補間器アレイ１９は、５１２個の同一
構成の補間器（又は補間器セル）からなり、センスアン
プ６の各セルに接続される。

【００３０】図３は上記補間器アレイ１９を構成する補
間器の構成図である。

【００３１】図３において、補間器アレイ１９を構成す
る補間器は、１６ビット加算器２１、１６ビット累算器
（レジスタ）２２、マスク合成用フリップフロップ（Ｆ
Ｆ）２３、ＡＮＤゲート２４〜２６、ＯＲゲート２７か
ら構成され、累算器２２の上位８ビットに得られた補間
データ２８と書き込みエネーブル信号２９をセンスアン
プ６に供給する。図３中、１８は入力データ、３１は累
算器クリア命令、３２は累算器ロード命令、３３は累算
命令、３４はマスク入力、３５はマスク合成命令、３６
はマスクセット命令、３７は書き込み累算命令が入力さ
れる各入力端子である。

【００３２】上記マスク合成用フリップフロップ（Ｆ
Ｆ）２３、ＡＮＤゲート２４〜２６、ＯＲゲート２７
は、全体としてマスクパタン合成器１０１を構成する。

【００３３】図１に戻り、センスアンプ６は２次元セル
アレイの５１２列に対応して５１２セルに分かれてお
り、１セルは８ビット分の個別のセンスアンプからな
る。センスアンプ６とデータ入出力端子Ｄ１５〜Ｄ０と
は、読み出しの場合は１個のセルが出力データ線２０、
出力バッファ８を通じて例えばＤ７〜Ｄ０に読み出さ
れ、書き込みの場合は、入力レジスタ１７、入力データ
線１８、補間器アレイ１９を通じて、５１２個全てのセ
ルに同時に書き込めるように接続されている。

【００３４】このように、本実施形態に係るランダムア
クセスメモリは、左端点バッファ（ｘｌ）１２と、右端
点バッファ（ｘｒ）１３と、基本パタン発生器１５と、
５１２ビットシフタ１６からなるマスクパタン発生器３
０と、１６ビット累算器２２と１６ビット加算器２１と
マスクパタン合成器１０１からなる５１２個の同一構成
の補間器からなる補間器アレイ１９とを備えた構成とな
っている。

【００３５】以下、上述のように構成されたダイナミッ
クランダムアクセスメモリの動作を説明する。

【００３６】本実施形態に係るＤＲＡＭは、セルアレイ
１の特定の１行分の左端点アドレスから右端点アドレス
までの連続する全てのセルに線形補間されたデータを補
間器アレイ１９で並列に生成し、その結果を並列に書き
込むことができる。これは、セルアレイ１を５１２×５
１２画素の画面に表示し、各セルの８ビットデータが画
素の輝度値を表しているとした場合、１本の水平線分の
両端点の座標とその輝度の初期値と増分を与え、線分を
スムーズシェーディング（輝度が滑らかに変わる表示方
法）によって１度に塗りつぶすことに相当する。

【００３７】水平線分の両端点のｙ座標は行アドレスバ
ッファ２に、左端点のｘ座標ｘｌは左端点バッファ１２
に、右端点のｘ座標ｘｒは右端点バッファ１３に設定さ
れる。

【００３８】また、左端点の輝度値（初期値）は補間器
内部の累算器２２に、輝度の１画素当たりの増分値が入
力レジスタ１７に設定される。初期値と増分値は１６ビ
ットで与えるため、補間器内部の累算器２２、入力レジ
スタ１７、データ入出力端子Ｄ１５〜Ｄ０はいずれも１
６ビットである。

【００３９】次に、図２のマスクパタン発生器３０の動
作を説明する。

【００４０】９個の補間マスクパタンは、ステップｉの
補間マスクパタンが、２のｉ乗ビット毎に０と１が交互
に繰り返す補間マスク基本パタンを、ｘｌビットだけ右
に回転シフト（ローテート）して得られるビットパタン
である（図２のｓｔｅｐ０〜ｓｔｅｐ８参照）。

【００４１】補間マスク基本パタンは、その特定の１列
をステップ順に並べた９ビットの２進数値がその列番号
を示している。すなわち、第ｐ列の位置ではその９ビッ
トが数値ｐの２進ビットパタンである。

【００４２】したがって、基本パタンをｘｌビット右に
回転シフトした補間マスクパタンは、列番号がｘｌの位
置ではその９ビットが全て０であり、ｘｌよりｐだけ右
に進んだｊ＝ｘｌ＋ｐの位置ではその９ビットが数値ｐ
の２進ビットパタンを示している。

【００４３】この補間マスクパタンは増分値のｐ倍を９
回の加算とシフトによって求めるための制御ビットとし
て使われる。

【００４４】また、左端マスクパタンは、５１２ビット
全てが１である左端マスク基本パタンを５１２ビットシ
フタに入力し、これをｘｌビットだけ右にシフトする。
左側に空いたｘｌビットは０で満たす。

【００４５】その結果が左端マスクパタンで、これは左
端点を含めてその右側が全て１で、その左側が全て０の
パタンである（図２のｓｔｅｐ９参照）。

【００４６】右端マスクパタンは、最左端ビットが１で
残りの５１１ビット全てが０である右端マスク基本パタ
ンを５１２ビットシフタに入力し、これをｘｒビットだ
け右にシフトする。左側に空いたｘｒビットは１で満た
す。その結果が右端マスクパタンで、これは右端点を含
めてその左側が全て１で、その右側が全て０のパタンで
ある（図２のｓｔｅｐ１０参照）。

【００４７】これらの補間マスクパタン、左端マスクパ
タン、右端マスクパタンは、補間器アレイ１９に入力さ
れる。補間器アレイ１９における補間処理の方法は、ま
ずデータ入出力端子Ｄ１５〜Ｄ０から、入力レジスタ１
７に左端点における初期値を設定し、これを入力データ
線１８を通じて全ての補間器の累算器２２に設定する。
それには、図３の累算器クリア命令３１で累算器２２を
クリアし、次に、累算器ロード命令３２で累算器２２と
入力データ１８の和を累算器２２にロードする。

【００４８】次いで、入力レジスタ１７に左端点から右
端点までの１セル当たりの増分値を設定し、９回の累算
ステップで、各々の補間器セルにおいて、図３の累算命
令３３を用いて、マスク入力３４からの補間マスクビッ
ト３４が１の時は累算器２２に入力レジスタ１７の値を
累算し、補間マスクビットが０の時は累算せず、その直
後、入力レジスタ１７を１ビット上位にシフトして増分
値を２倍にする。

【００４９】以上をステップｉ＝０からステップｉ＝８
まで繰り返すことにより、左端点から右端点までの全て
のセルにおける補間データを算出する。それ以外のセル
には右端点の右側に外挿した補間データが算出される
が、これらは本実施形態では使用しない。

【００５０】上記の補間ステップで算出される値は、左
端点の輝度をＩ０、右端点の輝度をＩｒとすれば、増分
値は、 ｄＩ＝（Ｉｒ−Ｉ０）／（ｘｒ−ｘｌ） …（１） であり、また、左端点よりｐだけ右のセルの輝度値は、 Ｉ＝Ｉ０＋ｄＩ×ｐ …（２） である。但し、ｐは０から（ｘｒ−ｘｌ）までの整数で
ある。

【００５１】補間器アレイ１９の５１２個の補間器（図
３）は、左右マスク合成用ＦＦ２３を用いて左端マスク
パタンと右端マスクパタンのビット毎の論理積をとるこ
とにより、左端点ｘｌから右端点ｘｒまでが１でその外
側が０である合成マスクパタンを生成し、この合成マス
クパタンの各ビットは、センスアンプの各セルの内容を
補間器アレイ１９から供給されたデータに変更すべきか
否かの制御に使われる。

【００５２】左右端マスクの合成方法は、最初に図３の
マスク合成用ＦＦ２３をマスクセット命令３６で１にセ
ットしておき、マスク入力３４から左端マスクパタンが
入力されると、ＡＮＤゲート２５を通ってマスク合成用
ＦＦ２３にマスク合成命令３５で設定される。

【００５３】次いで、右端マスクパタンが入力される
と、ＡＮＤゲート２５で左端マスクパタンとＡＮＤ論理
を取ったものが再びマスク合成用ＦＦ２３に設定され、
その結果の合成マスクパタンがセンスアンプ６での書き
込みエネーブル２９として使用される。

【００５４】５１２個の補間器セルの累算器２２の上位
８ビットを補間データ２８として対応するセンスアンプ
のセルに入力し、合成マスクビットが１であるセルのみ
を同時に更新し、この更新されたセンスアンプのデータ
が第ｙ行のセルに書き戻される。

【００５５】図４は上述した水平線分の内部を線形補間
する方法を説明するための図であり、図４（Ａ）は画面
に表示された左端点から右端点までの画素列を、図４
（Ｂ）は輝度Ｉの線形補間で得られたデータを、図４
（Ｃ）はマスクパタンをそれぞれ示している。補間マス
クパタンは線形補間に必要な部分のみを示す。

【００５６】図５はマスク発生と補間処理のステップ動
作を表形式でステップ順に示したものであり、ステップ
毎のマスクパタンとシフタの動作、入力レジスタの値、
ステージを表す。なお、ステップ３以上の補間マスクパ
タンはその繰り返し周期を示す。

【００５７】図５に示すように、ステップ０からステッ
プ８までに補間マスクを用いた補間処理を行ない、ステ
ップ９と１０で書き込みマスクビットを作り、ステップ
１１でセンスアンプに書き込む。

【００５８】図６は補間器動作のタイミングチャートで
あり、アドレスＡ８〜Ａ０、データＤ１５〜Ｄ０、及び
３本の制御入力ＲＡＳ、ＣＡＳ１、ＣＡＳ２の信号波形
も示している。また、内部クロックはステップを進める
ために必要となるクロックであって、外部から供給して
もよい。

【００５９】ＲＡＳがアサートされた時点でのアドレス
入力の値をｙとして、これを行アドレスバッファ２に設
定し、次に、ＣＡＳ１がアサートされた時点でのアドレ
ス入力の値ｘｌを左端点バッファ１２に、ＣＡＳ２がア
サートされた時点でのアドレス入力の値ｘｒを右端点バ
ッファ１３に設定する。アドレス入力と並行して、デー
タ入出力端子からは、輝度の初期値Ｉ０と増分値ｄＩが
各々１６ビット精度で入力されるので、それぞれ累算器
２２と入力レジスタ１７に設定する。

【００６０】次いで、前記図５の表に従って補間処理、
及び左右マスク合成を行ない、センスアンプ６の合成マ
スクパタンが１であるセルのみを同時に更新する。この
更新されたセンスアンプのデータが第ｙ行のセルに書き
戻されることによって書き込みサイクルが終了する。

【００６１】読み出しについては、本実施形態のＤＲＡ
Ｍは同時に複数セルを読み出すことはできないので、従
来のＤＲＡＭのように、列アドレスバッファと列デコー
ダを用いてセンスアンプ６から１個のセルを選んでデー
タバスに読み出す。あるいは、左端点バッファと右端点
バッファを同一値にしてマスクパタン発生器３０を列デ
コーダとして用いることもできる。

【００６２】以上説明したように、第１の実施形態に係
るＤＲＡＭは、左端点バッファ（ｘｌ）１２と、右端点
バッファ（ｘｒ）１３と、基本パタン発生器１５と、５
１２ビットシフタ１６からなるマスクパタン発生器３０
と、１６ビット累算器２２と１６ビット加算器２１とマ
スクパタン合成器１０１からなる５１２個の同一構成の
補間器からなる補間器アレイ１９とを備え、マスクパタ
ン発生器３０と補間器のマスクパタン合成器１０１が線
分の左端点から右端点までが１である書き込みマスクパ
タンを生成するようにしているので、このマスクパタン
を用いて最大５１２個のセルに線形補間されたデータを
同時に書き込むことができ、従来のＤＲＡＭにない高速
補間演算機能をもつ高速な書き込み処理が可能となる。

【００６３】したがって、この高速水平線分描画処理を
３次元画像生成に適用すれば、リアルタイムの動画像生
成装置が容易に実現できる。

【００６４】さらに、従来のＤＲＡＭと外部入出力端子
の構成が殆んど同じであり、ｘｌ＝ｘｒとすれば１セル
のみの書き込みあるいは読み出しが可能であるので、従
来のＤＲＡＭとしても使用することができる。

【００６５】図７は本発明の第２の実施形態に係るダイ
ナミックランダムアクセスメモリ（ＤＲＡＭ）のマスク
パタン発生器、補間器アレイ、及びセンスアンプの構成
を示す図である。

【００６６】図７に示すダイナミックランダムアクセス
メモリ（ＤＲＡＭ）も、第１の実施形態と、全体的な構
成、機能、外部インターフェースは変わらず、前記図１
のマスクパタン発生器３０を用いるものである。図１に
示すダイナミックランダムアクセスメモリ（ＤＲＡＭ）
と同一構成部分には同一符号を付して重複部分の説明を
省略する。

【００６７】図７において、マスクパタン発生器と補間
器アレイ４２は、９ビットの左端点バッファ１２、９ビ
ットの右端点バッファ１３、７ビットの２入力１出力マ
ルチプレクサ１４、基本パタン発生器１５、１２８ビッ
トシフタ４１、入力レジスタ１７、入力データ線１８、
１２８個の補間器からなる補間器アレイ４２、４ビット
のステップカウンタ４３から構成される。

【００６８】上記左端点バッファ（ｘｌ）１２と右端点
バッファ（ｘｒ）１３の各々下位７ビットは、マルチプ
レクサ（ＭＵＸ）１４に接続され、そのいずれか一方が
選択され、１２８ビットシフタ４１に接続される。

【００６９】上記基本パタン発生器１５は、７種類の補
間マスクパタンと左右端マスクパタンの計９種類の１２
８ビットパタンを発生し、１２８ビットシフタ４１で最
大１２７ビット右方向（正方向）にローテート又はシフ
トした結果が補間器アレイ４２に送られる。１２８ビッ
トシフタ４１は補間マスク発生時にはローテータとして
動作する。

【００７０】上記補間器アレイ４２では、計５１２個の
補間されたデータと計５１２ビットの書き込み用合成マ
スクパタンを１２８ビットずつ４回に分けて生成し、１
回毎にセンスアンプ６の４分割された１２８セル部分に
送る。これら４個の部分は列アドレス９ビットの上位２
ビットによって分けられており、それぞれｓｉｄｅ＃
０、＃１、＃２、＃３と呼ぶ。

【００７１】このように、本実施形態に係るランダムア
クセスメモリは、左端点バッファ（ｘｌ）１２と、右端
点バッファ（ｘｒ）１３と、基本パタン発生器１５と、
１２８ビットシフタ４１からなるマスクパタン発生器３
０と、１６ビット累算器２２と１６ビット加算器２１と
マスクパタン合成器１０１からなる１２８個の同一構成
の補間器からなる補間器アレイ４２とを備えた構成とな
っている。

【００７２】以上の構成をもつ第２の実施形態では、第
１の実施形態の５１２ビットシフタ１６を１２８ビット
シフタ４１に縮小し、補間器の個数も５１２から１２８
個にすることによって、回路規模を４分の１に縮小して
いる。

【００７３】これは、マスクパタン発生器及び補間器ア
レイ４２をメモリ集積回路の内部に収納することが困難
な場合に、回路規模を逐次的に半減する手段を提供する
ものである。

【００７４】以下、上述のように構成されたダイナミッ
クランダムアクセスメモリの動作を説明する。

【００７５】第２の実施形態のＤＲＡＭにあっても、セ
ルアレイの特定の１行の左端点から右端点までの連続す
る全てのセルに線形補間されたデータを補間器アレイ４
２で並列に生成し、並列に書き込むことができる。但
し、５１２セル同時ではなく１２８セルずつ４回に分け
て時分割で行なわれる。

【００７６】図８は、第２の実施形態のＤＲＡＭのマス
ク発生動作を表形式でステップ順に示したものであり、
マスク発生動作は、４ビットのステップカウンタ４３が
０から１５までカウントする各々のステップで、１２８
ビットシフタ４１が各々異なるマスクパタンを発生す
る。

【００７７】ここで、ステップカウンタ４３の最上位ビ
ットは補間処理か書き込み処理かの区別を表す。書き込
み処理においては、最下位ビットは左端マスクと右端マ
スクの区別を表し、中の２ビットはセンスアンプ６のｓ
ｉｄｅ＃番号を表す。

【００７８】ステップ０からステップ６までは補間マス
ク生成ステップである。これは、前述した第１の実施形
態（図５参照）におけるステップ０からステップ６まで
に対応する。

【００７９】ステップｉの補間マスクパタンは、２のｉ
乗ビット毎に０と１が交互に繰り返す１２８ビットの補
間マスク基本パタンを左端点座標ｘｌの下位７ビットを
シフト数として右方向に回転シフトしたものである。こ
の補間マスクパタンは補間器アレイ４２で１２８個の補
間データを生成するために使われる。

【００８０】本実施形態では、ｐ＝０〜１２７として、
列番号が、 （ｘｌ＋ｐ）ｍｏｄ１２８ …（３） 但し、ｍｏｄ１２８は１２８で除した剰余を示す。

【００８１】上記式（３）の位置では、補間マスクビッ
ト列はｐの７ビット２進表示になり、最初に入力レジス
タに設定された輝度の増分値のｐ倍が加算とシフトによ
って初期値に累算され、補間されたデータは、 Ｉ＝Ｉ０＋ｄＩ×ｐ …（４） となる。

【００８２】これは、左端点ｘｌからｘｌ＋１２７まで
に書き込むべき１２８個の輝度値を１２８個の補間器で
ｘｌセルだけ回転した位置に求めたことになる。また、
ステップ６終了時点で入力レジスタの増分値はｄＩ×１
２８になっており、ステップ８以降の書き込み処理で
は、この増分値が引続き累算に使用される。

【００８３】ステップ８とステップ９は、ｓｉｄｅ＃０
に使われる左端マスクと右端マスクを１２８ビットシフ
タ４１で生成し、これらをマスク合成器１０１で合成し
たマスクパタンを使ってセンスアンプのｓｉｄｅ＃０に
書き込む。この書き込みはステップ９又は次のステップ
１０で行なわれるものとする。

【００８４】次いで、ステップ１０とステップ１１で
は、ｓｉｄｅ＃１に使われる左端マスクと右端マスクを
１２８ビットシフタ４１で生成し、これらをマスク合成
器１０１で合成したマスクパタンを使ってセンスアンプ
のｓｉｄｅ＃１に書き込む。以下、ステップ１２とステ
ップ１３はｓｉｄｅ＃２のマスクパタンを作って書き込
み、ステップ１４とステップ１５はｓｉｄｅ＃３のマス
クパタンを作って書き込む。

【００８５】以上でセンスアンプ６の５１２セルの書き
込みを終了する。

【００８６】上記図８では、各ステップでの左端マスク
と右端マスクの発生方法が記述してあるが、これについ
て図９を用いて説明する。

【００８７】図９は上述した水平線分の内部を線形補間
する方法を説明するための図である。

【００８８】５１２ビットの合成マスクパタンを１２８
ビットずつ４回に分けて発生する場合に、左端点ｘｌが
０〜１２７（ｓｉｄｅ＃０）の範囲にあり、右端点ｘｒ
が２５６〜３８３（ｓｉｄｅ＃２）の範囲にあると仮定
すると、ｓｉｄｅ＃０のマスクパタンはｘｌの左側がオ
ール０で右側がオール１のパタン、ｓｉｄｅ＃１のマス
クパタンはオール１のパタン、ｓｉｄｅ＃２のマスクパ
タンはｘｒの左側がオール１で右側がオール０のパタ
ン、ｓｉｄｅ＃３のマスクパタンはオール０のパタンに
なることが期待される。なお、図９ではｓｉｄｅ＃３は
省略している。

【００８９】ｘｌが１２７以下、すなわちｘｌのｓｉｄ
ｅが０であれば、図８の表のステップ８、１０、１２、
１４の４回にわたる左端マスク発生ステップにおいて、
ｓｉｄｅ＝０の欄を見る。この欄は、ステップ８ではｘ
ｌ、ステップ１０、１２、１４ではオール１と記述して
ある。単にｘｌと記述してあるのは、左端マスク基本パ
タンをｘｌビット右にシフトしてマスクパタンを作ると
いう意味である。左からは０がシフトインされる。オー
ル１と記述してあるのはオール１のマスクパタンを発生
する。

【００９０】また、ｘｒのｓｉｄｅ＃が２であれば、図
８のステップ９、１１、１３、１５の４回にわたる右端
マスク発生ステップにおいて、ｓｉｄｅ＝２の欄を見
る。この欄は、ステップ９、１１ではオール１、ステッ
プ１３ではｘｒ−２５６、ステップ１５ではオール０と
記述してある。ｘｒ−２５６と記述してあるのは、右端
マスク基本パタンをｘｒ−２５６ビット右にシフトして
マスクパタンを作るという意味である。つまり、ｘｒの
下位７ビットをシフト数にすればよい。また、オール０
はオール０のマスクパタンを発生する。

【００９１】これらの左右マスクパタンの隣合うステッ
プの論理積による合成マスクパタンをとれば、前記のよ
うなｓｉｄｅ＃０、＃１、＃２、＃３のマスクパタンを
得ることができる。

【００９２】次に、この図９に例示した書き込みマスク
パタンを用いてセンスアンプ６ヘの書き込み、及び補間
器アレイ４２おける累算の動作について説明する。

【００９３】前記図８のステップ８、９によって求めら
れたｓｉｄｅ＃０のマスクパタンは、列番号がｘｌから
１２７までの区間が１であるから、この区間にあるセン
スアンプ６の内容を補間器アレイ４２のｘｌから１２７
までのセルで求めた補間データに更新する。

【００９４】センスアンプ６を更新した後、補間器アレ
イ４２のｘｌから１２７までのセルでは累算器２２に入
力レジスタ１７に記憶されている現在の増分値ｄＩ×１
２８を加え込む。以上の操作は図３の書込累算命令３７
によって行われる。

【００９５】一方、列番号が０から始まるｘｌ個のセル
については書き込みマスクビットが０であるから、セン
スアンプ６の更新も累算器２２の更新も行なわない。

【００９６】以上で、センスアンプ６のｓｉｄｅ＃０に
正しくデータが書き込まれ、さらに累算器２２にはｓｉ
ｄｅ＃１の１２８個のセルに書き込むべき値が求められ
ている。それは、補間器アレイ４２は最初に左端点ｘｌ
からｘｌ＋１２７までに書き込むべき１２８個の輝度値
を求めるが、このうちｘｌより左側はｓｉｄｅ＃１に書
き込むべきデータであってｓｉｄｅ＃０の書き込みでは
使用されず、ｘｌを含めて右側はｓｉｄｅ＃０に書き込
むべきデータであって書き込みに使用されるとともに、
各累算器２２では１２８セル分の増分を加算することに
よってｓｉｄｅ＃１用のデータが求められるからであ
る。

【００９７】次いで、ステップ１０、１１によって求め
られたｓｉｄｅ＃１のマスクパタンはオール１であるか
ら、セル番号が１２８〜２５５の全センスアンプ６に累
算器２２のデータを書き込み、また１２８個全ての累算
器２２にｄＩ×１２８を加算する。これによって累算器
には次のｓｉｄｅ＃２に書き込むべきデータが求められ
る。

【００９８】次いで、ステップ１２、１３によって求め
られたｓｉｄｅ＃２のマスクパタンはセンスアンプ６の
セル番号が２５６〜ｘｒのセルのマスクビットが１で、
セル番号がｘｒ＋１〜３８３のセルのマスクビットが０
であるから、ｓｉｄｅ＃２の書き込みにおいては、２５
６〜ｘｒのセルには書き込み、ｘｒ＋１〜３８３のセル
には書き込まない。

【００９９】また、累算器２２については、書き込みが
行なわれたセルの累算器にｄｌ×１２８が累算され、１
２８個の累算器にはｘｒ＋１からｘｒ＋１２８に書き込
むべき値が残っている。

【０１００】最後に、ステップ１４、１５ではオール０
のマスクパタンを発生するので、センスアンプ６のｓｉ
ｄｅ＃３には書き込みは行なわれず、累算器データも変
わらない。

【０１０１】このようにして、センスアンプ６の５１２
セルのうち、左端点ｘｌから右端点ｘｒまでのセルに正
しく補間されたデータが書き込まれ、それ以外のセルに
は２次元セルアレイ１の行番号ｙの読み出しデータが残
っているので、センスアンプ６のデータをセルアレイ１
の第ｙ行に書き戻すことによって、書き込みサイクルを
終了する。

【０１０２】図１０に、以上述べた補間器動作のタイミ
ングチャートを示す。図１０に示すように、外部信号と
して、アドレスＡ８〜Ａ０とデータＤ１５〜Ｄ０と３本
の制御入力ＲＡＳ、ＣＡＳ１、ＣＡＳ２の信号波形も示
しているが、これらは第１の実施形態と同様であり、Ｄ
ＲＡＭ内部の処理時間が長くなっているだけである。

【０１０３】すなわち、前記図６と比較すると、補間処
理が２ステップ減ったかわりに、書き込み処理が６ステ
ップ増えている。書き込みは、ステップ１０、１２、１
４、１６で行なわれるが、これらのステップでは、前ス
テップで得られた左右合成マスクビットを使用してセン
スアンプ６への書き込みを行なうとともに、次の左端マ
スクを取り込む。

【０１０４】以上説明したように、第２の実施形態に係
るＤＲＡＭは、左端点バッファ（ｘｌ）１２と、右端点
バッファ（ｘｒ）１３と、基本パタン発生器１５と、１
２８ビットシフタ４１からなるマスクパタン発生器３０
と、１６ビット累算器２２と１６ビット加算器２１とマ
スクパタン合成器１０１からなる１２８個の同一構成の
補間器からなる補間器アレイ４２とを備え、補間器アレ
イ４２では、計５１２個の補間されたデータと計５１２
ビットの書き込み用合成マスクパタンを１２８ビットず
つ４回に分けて生成し、１回毎にセンスアンプ６の４分
割された１２８セル部分に送るように構成しているの
で、前記第１の実施形態のマスクパタン発生器３０の５
１２ビットシフタ１６を１２８ビットシフタ４１に縮小
し、補間器の個数も５１２から１２８に減らすことによ
って、回路規模を約４分の１に縮小することができる。

【０１０５】したがって、マスクパタン発生部及び補間
器アレイをメモリ集積回路の内部に収納することが容易
になる効果がある。このように、本実施形態は、補間器
のアレイサイズを逐次的に半減する手段を提供するの
で、個々の補間器の回路規模を増大し機能強化しても、
最適なアレイサイズを選んでメモリ集積回路に収納する
ことが可能になる。

【０１０６】図１１は本発明の第３の実施形態に係るダ
イナミックランダムアクセスメモリ（ＤＲＡＭ）の構成
を示す図である。

【０１０７】図１１に示すダイナミックランダムアクセ
スメモリ（ＤＲＡＭ）も、第１及び第２の実施形態と、
全体的な構成、機能、外部インターフェースは変わらな
い。前記図１に示すダイナミックランダムアクセスメモ
リ（ＤＲＡＭ）と同一構成部分には同一符号を付して重
複部分の説明を省略する。

【０１０８】図１１において、ダイナミックランダムア
クセスメモリ（ＤＲＡＭ）は、５１２×５１２×８ビッ
トのセルアレイ１、行アドレスバッファ２、行デコーダ
３、左端点バッファ（ｘｌ）１２、右端点バッファ（ｘ
ｒ）１３、マルチプレクサ（ＭＵＸ）１４、基本パタン
発生器１５、１２８ビットシフタ４１、１２８個の補間
器からなる補間器アレイ５０、３個の入力レジスタ５
１，５２，５３、３本の入力データ線５４，５５，５
６、１２８個の補間器からなる補間器アレイ５０、出力
データ線２０、５１２セルのセンスアンプ６、出力バッ
ファ８、アドレス入力端子Ａ８〜Ａ０、データ入出力端
子Ｄ１５〜Ｄ０から構成される。

【０１０９】また、入力レジスタ５１，５２，５３は、
データ入出力端子Ｄ１５〜Ｄ０に接続され、入力データ
線５４，５５，５６を通じて１２８個の補間器に接続さ
れている。

【０１１０】本実施形態では、１画素が８ビットでな
く、ｚバッファとして１６ビット、色コードｃが８ビッ
ト、輝度Ιが８ビットの計３２ビットで１画素を構成し
ている。

【０１１１】センスアンプ６の１セルが８ビットである
から、１個の補間器はセンスアンプ６の４個のセルに対
応する。補間器は１２８個あるので、５１２セルのセン
スアンプとサイズが一致する。しかし、１２８画素では
画像の１走査線としては不足するため、ＤＲＡＭセルア
レイの引き続く４行分のセルを画像の１走査線に対応さ
せる。

【０１１２】したがって、第２の実施形態で述べたｓｉ
ｄｅ＃０、＃１、＃２、＃３が丁度この４行に対応する
ことになる。このＤＲＡＭセルアレイは、全体で５１２
行であるから、１２８走査線しか記憶できないことにな
るが、ＤＲＡＭを複数個使用することによって１画面を
形成するものとする。

【０１１３】行アドレスバッファ２は、９ビットでセル
アレイの行番号ｙを指定する。また、左端点バッファ１
２と右端点バッファ１３も９ビットであるが、下位７ビ
ットが補間器番号を示し、上位２ビットはｓｉｄｅ＃番
号を示している。

【０１１４】マルチプレクサ（ＭＵＸ）１４は、左端点
ｘｌの下位７ビット又は右端点ｘｒの下位７ビットのい
ずれかを選び、１２８ビットシフタ４１のシフト数を与
える。ｘｌとｘｒの上位２ビットは書き込みマスク発生
時の制御ビットとして使われる。この他に、ステップカ
ウンタ４３があるが、動作サイクルによって使い方が変
わる。

【０１１５】上記補間器アレイ５０は、１２８個の同一
構成の補間器からなり、センスアンプ６の各セルに接続
される。

【０１１６】図１２は上記補間器アレイ５０を構成する
補間器の構成図である。

【０１１７】図１２において、補間器アレイ５０を構成
する補間器は、３個のパラメータｚ、ｃ、Ｉについて各
々累算器と加算器が含まれている。前記図３と同一構成
部分には同一符号を付しており、１６ビット加算器６
１，６２，６３、１６ビット累算器（レジスタ）６４，
６５，６６、入力データ線６７，６８，６９、出力端子
７０，７１，７２、ｚ入力端子７３、比較器（ＣＭＰ）
７４（深度比較器）、フラッグ（ＺＳ）７５、マスク合
成用フリップフロップ（ＦＦ）２３、ＡＮＤゲート２４
〜２６，７６、ＯＲゲート２７から構成され、各々の加
算器６１，６２，６３には入力データ線６７，６８，６
９を通じて３個の入力レジスタ５３，５２，５１に接続
され、各々の累算器６４，６５，６６は出力端子７０，
７１，７２を通じてセンスアンプ６に接続されている。

【０１１８】上記マスク合成用フリップフロップ（Ｆ
Ｆ）２３、ＡＮＤゲート２４〜２６，７６及びＯＲゲー
ト２７は、全体としてマスクパタン合成器１０２を構成
する。

【０１１９】パラメータｚの累算器は２４ビットで、そ
の上位１６ビットがセンスアンプ６に書き込まれ、パラ
メータｃ、Ｉの累算器は１６ビットで、その上位８ビッ
トがセンスアンプ６に書き込まれる。

【０１２０】ｚについては、センスアンプ６からの入
力、すなわちメモリセル１からの読み出しデータ（ｚ入
力端子７３入力）と書き込もうとするデータ（データ線
７２出力）との大小比較を行なう比較器（ＣＭＰ）７４
と、比較結果のフラッグ（ＺＳ）７５があり、ＺＳ＝１
の時だけｚ、Ｉ、ｃの書き込みを可能にするためのＡＮ
Ｄゲート７６がある。

【０１２１】図１１の入力端子Ｄ１５〜Ｄ０は１６ビッ
トで、ｚについては２度に分けて入力レジスタ５１に設
定する。また、入力レジスタ５１，５２，５３はシフト
アップ命令によってｚ、ｃ、Ｉがシフトアップされ、各
々の増分値を同時に２倍に変化させる機能がある。

【０１２２】このように、本実施形態に係るランダムア
クセスメモリは、左端点バッファ（ｘｌ）１２と、右端
点バッファ（ｘｒ）１３と、基本パタン発生器１５と、
１２８ビットシフタ４１からなるマスクパタン発生器３
０と、深度ｚを含むｑ＝３個のパラメータｚ、ｃ、Ｉに
ついて累算器６４，６５，６６とｑ＝３個の加算器６
１，６２，６３と１個のマスクパタン合成器１０２と比
較器（ＣＭＰ）７４とを含むＮ＝１２８個の同一構成の
補間器からなる補間器アレイ５０とを備えた構成となっ
ている。本実施形態では、１セル当たりＫ＝３２ビット
と考えた場合、ｐＮ＝４×１２８＝５１２セルからなる
１論理行をセルアレイ４行分を費やして実現している。

【０１２３】以下、上述のように構成されたダイナミッ
クランダムアクセスメモリの動作を説明する。

【０１２４】第３の実施形態のＤＲＡＭは、ｚ、ｃ、Ｉ
の３個のパラメータに関する補間演算が並列に行なわ
れ、かつｚバッファによる条件つき書き込みにより隠れ
面処理が行なわれる。また、１走査線上の線分を完全に
塗りつぶすには、データ入力サイクル、先頭行書き込み
サイクル、継続行書き込みサイクルの３種類のサイクル
を実行する必要がある。

【０１２５】図１３〜図１５はＤＲＡＭのタイミングチ
ャートであり、図１３はデータ入力サイクル、図１４は
先頭行書き込みサイクル、図１５は継続行書き込みサイ
クルを示す。

【０１２６】図１３はデータ入力サイクルのタイミング
チャートであり、データ入力端子Ｄ１５〜Ｄ０からパラ
メータｚ、ｃ、Ｉの初期値と増分を補間器アレイ４２と
入力レジスタ５１，５２，５３に設定するシーケンスで
ある。

【０１２７】データ入力サイクルであることの指示は図
示しない制御入力端子を用いて行なわれるものとする。
アドレス入力Ａ８〜Ａ０からは行アドレスｙが取り込ま
れるが使用されない。データ入力サイクルでは、ＣＡＳ
１とＣＡＳ２のエッジを使って図１３に示す順序でパラ
メータが入力される。

【０１２８】ステップ０、１、２、３では、ｚ、ｃ、Ｉ
の初期値ｚｈ０、ｚｌ０、ｃ０、Ｉ０が３個の入力レジ
スタ５１，５２，５３にそれぞれ設定される。ｚ０は２
４ビットであるから、上位ｚｈ０と下位ｚｌ０とで２回
に分けて設定される。

【０１２９】ステップ４でこれらの値は入力バスから１
２８個すべての累算器６４，６５，６６に同時に設定さ
れる。これには図１２に示す累算器クリア命令３１と累
算器ロード命令３２を引き続いて実行すればよい。

【０１３０】ステップ５〜８では、ｚ、ｃ、Ｉの増分値
ｄｚｈ、ｄｚｌ、ｄｃ、ｄＩが３個の入力レジスタ５
１，５２，５３に設定される。この場合、色コードｃを
線形補間したくなければｄｃ＝０と設定する必要があ
る。

【０１３１】以上で、補間器アレイ４２が補間処理を実
行する準備ができた。

【０１３２】図１４は、補間処理及び先頭行の書き込み
サイクルのタイミングチャートである。ここで先頭行と
いうのは、ｓｉｄｅ＃０とは限らず、左端点ｘｌを含む
ｓｉｄｅ＃の行とする。

【０１３３】このサイクルの動作は、最初に行ｙが入力
され、センスアンプ６に第ｙ行の１行分のセルが読み出
される。

【０１３４】次いで、ｘｌが左端点バッファ１２に、ｘ
ｒが右端点バッファ１３に設定される。ｘｌとｘｒの上
位２ビットは左端点と右端点のｓｉｄｅ番号を表してい
る。このサイクルでは、ｙの下位２ビットはｘｌの上位
２ビットと同じである。

【０１３５】そして、ステップ０からステップ６までに
補間処理が行なわれる。この補間処理は、３つのパラメ
ータについて同時に行なわれる点を除けば、第２の実施
形態のステップ０からステップ６の動作と同じである。

【０１３６】ステップ８とステップ９では、左端点を含
むｓｉｄｅ＃に対する左端マスクと右端マスクを発生
し、ステップ１０でその合成マスクビットを用いて書き
込む。左端マスクと右端マスクは第２の実施形態の図８
によって生成し、図１２のマスク合成フリップフロップ
（ＦＦ）２３にその論理積を求める。

【０１３７】また、ｚバッファによる書き込み制御方法
は、ステップ９で各補間器の比較器７４において比較演
算を実行し、比較結果をフラッグ（ＺＳ）７５に設定し
ておき、ステップ１０でＺＳ＝１で、かつ書き込みマス
クビットが１である補間器において、ｚ、ｃ、Ιの書き
込みを行なう。ここで、ＺＳ＝１はｚの書き込み値が読
み出し値より小さく手前にあるので、隠れ面処理により
書き込むべきことを示している。以上の操作は図１２の
書込累算命令３７によって行われる。

【０１３８】書き込みマスクビットが１の補間器では、
累算命令を実行し、累算器に１２８画素分の増分加算を
行なう。但し、増分値のシフトアップは行なわない。そ
してステップ１１でＲＡＳ、ＣＡＳ１、ＣＡＳ２がネゲ
ートされると、センスアンプ６のデータがセルアレイの
第ｙ行に書き戻される。もし、ｘｌとｘｒが同じｓｉｄ
ｅ＃に属すればこれで書き込みを終了する。そうでなけ
れば、図１５の継続行書き込みサイクルをｙの値を１ず
つ増しながら右端点ｘｒを含むｓｉｄｅ＃まで、複数回
（最大３回）繰り返す。図１５の継続行書込サイクルに
おいて、ステップ１とステップ２では現在のｓｉｄｅ＃
に対する左右マスクビットを発生し、ステップ３でその
合成マスクビットを用いて書き込む。

【０１３９】この書き込みも、ｚバッファによる書き込
み制御と、書き込み終了直後の１２８画素分の増分加算
が必要である。但し、増分値のシフトアップは行わな
い。

【０１４０】以上説明したように、第３の実施形態に係
るＤＲＡＭは、左端点バッファ（ｘｌ）１２と、右端点
バッファ（ｘｒ）１３と、基本パタン発生器１５と、１
２８ビットシフタ４１からなるマスクパタン発生器３０
と、深度ｚを含む３個のパラメータｚ、ｃ、Ｉについて
累算器６４，６５，６６とｑ＝３個の加算器６１，６
２，６３と１個のマスクパタン合成器１０２と比較器
（ＣＭＰ）７４とを含む１２８個の同一構成の補間器か
らなる補間器アレイ５０とを備えて構成しているので、
補間器アレイ５０がｚバッファ法による隠れ面処理機構
をもち、セルアレイ１にはｚバッファメモリを内蔵し、
最大１２８画素同時に書き込めるので、高速な３次元画
像生成装置を実現することができる。このように、複数
の画素パラメータについて補間処理を実行できるので、
スムーズシェーディング、ｚバッファの線形補間、テキ
スチャマッピングなどの３次元画像生成処理を高速に実
行することができる。

【０１４１】なお、上記各実施形態では、ダイナミック
ランダムアクセスメモリ（ＤＲＡＭ）に適用した例につ
いて説明したが、記憶保持動作の必要なランダムアクセ
スメモリであればＤＲＡＭに限定されることなく、例え
ばシリアル出力データ端子をもつビデオＲＡＭにも適用
することができる。

【０１４２】また、上記ＤＲＡＭやマスクパタン発生
器、補間器等を構成するゲート回路やシフタの数、演算
回路の種類、数などは前述した上述の実施形態に限られ
ないことは言うまでもない。

【０１４３】

【発明の効果】本発明に係るランダムアクセスメモリで
は、左端点バッファと右端点バッファと基本パタン発生
器とＮビットのシフタ（Ｎは２のｎ乗、ｎは自然数）か
らなるマスクパタン発生器と、累算器と加算器とマスク
パタン合成器からなるＮ個の同一構成の補間器からなる
補間器アレイとを備えて構成しているので、生成したマ
スクパタンを用いてＮ個のセルに線形補間されたデータ
を同時に書き込むことができ、高速補間演算機能をもつ
高速な書き込み処理が実現できる。したがって、この高
速水平線分描画処理を３次元画像生成に適用すれば、リ
アルタイムの動画像生成装置が容易に実現できる。

【０１４４】また、本発明に係るランダムアクセスメモ
リでは、左端点バッファと右端点バッファと基本パタン
発生器とＮビットのシフタ（Ｎは２のｎ乗、ｎは自然
数）からなるマスクパタン発生器と、累算器と加算器と
マスクパタン合成器からなるＮ個（アレイサイズｐＮの
Ｐ分の１）の同一構成の補間器からなる補間器アレイと
を備えて構成しているので、回路規模を大幅に縮小しつ
つ、高速な書き込みが実現できる。したがって、個々の
補間器の回路規模を増大し機能強化しても、最適なアレ
イサイズを選んでメモリ集積回路に収納することが可能
になる。

【０１４５】さらに、本発明に係るランダムアクセスメ
モリでは、左端点バッファと右端点バッファと基本パタ
ン発生器とＮビットのシフタ（Ｎは２のｎ乗、ｎは自然
数）からなるマスクパタン発生器と、少なくとも深度ｚ
を含むｑ個の画素パラメータに対応するｑ個の累算器と
ｑ個の加算器と１個のマスクパタン合成器と深度比較器
とを含むＮ個の同一構成の補間器からなる補間器アレイ
とを備えて構成しているので、高速な３次元画像生成装
置を実現することができ、複数の画素パラメータについ
て補間処理を実行できる。したがって、スムーズシェー
ディング、ｚバッファの線形補間、テキスチャマッピン
グなどの３次元画像生成処理を高速に実行することがで
きる。

【図面の簡単な説明】

【図１】本発明を適用した第１の実施形態に係るランダ
ムアクセスメモリの構成を示すブロック図である。

【図２】上記ランダムアクセスメモリのマスクパタン発
生器の構成図である。

【図３】上記ランダムアクセスメモリの補間器の構成図
である。

【図４】上記ランダムアクセスメモリの補間を説明する
ための図である。

【図５】上記ランダムアクセスメモリのマスク発生動作
を説明するための図である。

【図６】上記ランダムアクセスメモリの補間器動作のタ
イミングチャートである。

【図７】本発明を適用した第２の実施形態に係るランダ
ムアクセスメモリのマスクパタン発生器及び補間器アレ
イの構成図である。

【図８】上記ランダムアクセスメモリのマスク発生動作
を説明するための図である。

【図９】上記ランダムアクセスメモリの補間を説明する
ための図である。

【図１０】上記ランダムアクセスメモリの補間器動作の
タイミングチャートである。

【図１１】本発明を適用した第３の実施形態に係るラン
ダムアクセスメモリの構成を示すブロック図である。

【図１２】上記ランダムアクセスメモリの補間器の構成
図である。

【図１３】上記ランダムアクセスメモリのデータ入力サ
イクルのタイミングチャートである。

【図１４】上記ランダムアクセスメモリの先頭行書き込
みサイクルのタイミングチャートである。

【図１５】上記ランダムアクセスメモリの継続行書き込
みサイクルのタイミングチャートである。

【図１６】従来のランダムアクセスメモリの構成を示す
ブロック図である。

【符号の説明】

１ セルアレイ、２ 行アドレスバッファ、３ 行デコ
ーダ、６ センスアンプ、８ 出力バッファ、１２ 左
端点バッファ（ｘｌ）、１３ 右端点バッファ（ｘ
ｒ）、１４ マルチプレクサ（ＭＵＸ）、１５ 基本パ
タン発生器、１６５１２ビットシフタ、１７，５１，５
２，５３ 入力レジスタ、１８，６７，６８，６９ 入
力データ線、１９，４２，５０ 補間器アレイ、２０
出力データ線、２１ １６ビット加算器、２２ １６ビ
ット累算器、２３ マスク合成用フリップフロップ（Ｆ
Ｆ）、２４〜２６，７６ ＡＮＤゲート、２７ ＯＲゲ
ート、３０ マスクパタン発生器、４１ １２８ビット
シフタ、４３ ステップカウンタ、１０１，１０２ マ
スクパタン合成器、Ａ８〜Ａ０ アドレス入力端子、Ｄ
１５〜Ｄ０ データ入出力端子

Claims (3)

【特許請求の範囲】
1. 【請求項１】 記憶保持動作の必要なランダムアクセス
   メモリであって、 左端点バッファと右端点バッファと基本パタン発生器と
   Ｎビットのシフタ（Ｎは２のｎ乗、ｎは自然数）からな
   るマスクパタン発生器と、 累算器と加算器とマスクパタン合成器からなるＮ個の同
   一構成の補間器からなる補間器アレイとを備え、 アドレス入力端子の値ｙを行アドレスバッファに設定
   し、各セルがＫビットでＭ行×Ｎ列（Ｋ、Ｍは自然数）
   の２次元セルアレイの第ｙ行を各セルがＫビットでＮ個
   のセルからなるセンスアンプに読み出し、 前記アドレス入力端子から左端点座標ｘｌを前記左端点
   バッファに設定し、 前記アドレス入力端子から右端点座標ｘｒを前記右端点
   バッファに設定し、 データ入力端子より初期値Ｉ０を入力レジスタを経由し
   て前記補間器アレイのＮ個の累算器に設定し、 前記データ入力端子の増分値ｄＩを前記入力レジスタに
   設定し、 前記マスクパタン発生器は、ステップｉ（ｉは０からｎ
   −１までの整数）の補間マスクパタンが、２のｉ乗ビッ
   ト毎に０と１が交互に繰り返すＮビットの補間マスク基
   本パタンを、ｘｌビットだけ右に回転シフトして得られ
   るｎ個の補間マスクパタンを順次生成し、 前記Ｎ個の補間器は、ｎ回の累算ステップのステップｉ
   で、前記補間マスクパタンが１のときは前記累算器に入
   力レジスタを加算した結果を累算器に再設定し、当該補
   間マスクパタンが０のときは累算器を更新せず、ステッ
   プ毎に入力レジスタを１ビット上位にシフトして左端点
   から右端点までの全てのセルにおける補間値を算出し、 前記マスクパタン発生器は、Ｎビット全てが１であるパ
   タンをｘｌビットだけ右（正方向）にシフトし、左側に
   空いたｘｌビットは０で満たした左端マスクパタンを生
   成し、 前記マスクパタン発生器は、最左端が１で残りＮ−１ビ
   ット全てが０であるパタンをｘｒビットだけ右にシフト
   し、左側に空いたｘｒビットは１で満たした右端マスク
   パタンを生成し、 前記Ｎ個の補間器は、前記マスクパタン合成器を用いて
   前記左端マスクパタンと前記右端マスクパタンのビット
   毎の論理積をとり、左端点ｘｌから右端点ｘｒまでが１
   で両側が０である合成マスクパタンを求め、 前記Ｎ個の累算器の上位Ｋビットを対応するセンスアン
   プのＮ個のセルに入力し、前記合成マスクパタンが１で
   あるセルのみを同時に更新し、この更新されたセンスア
   ンプのデータが第ｙ行のセルに書き戻されるように構成
   したことを特徴とするランダムアクセスメモリ。
2. 【請求項２】 記憶保持動作の必要なランダムアクセス
   メモリであって、 左端点バッファと右端点バッファと基本パタン発生器と
   Ｎビットのシフタ（Ｎは２のｎ乗、ｎは自然数）からな
   るマスクパタン発生器と、 累算器と加算器とマスクパタン合成器からなるＮ個の同
   一構成の補間器からなる補間器アレイとを備え、 アドレス入力端子の値ｙを行アドレスバッファに設定
   し、各セルがＫビットでＭ行×ｐＮ列（Ｋ、Ｍ、ｐは自
   然数）の２次元セルアレイの第ｙ行を各セルがＫビット
   でｐＮ個のセルからなるセンスアンプに読み出し、 前記アドレス入力端子から左端点座標ｘｌを前記左端点
   バッファに設定し、 前記アドレス入力端子から右端点座標ｘｒを前記右端点
   バッファに設定し、 データ入力端子より初期値Ι０を入力レジスタを経由し
   て前記補間器アレイのＮ個の累算器に設定し、 前記データ入力端子から増分値ｄＩを前記入力レジスタ
   に設定し、 前記マスクパタン発生器は、ステップｉ（ｉは０からｎ
   −１までの整数）の補間マスクパタンが、２のｉ乗ビッ
   ト毎に０と１が交互に繰り返すＮビットの補間マスク基
   本パタンを、ｘｌの下位ｎビット分だけ右に回転シフト
   して得られるｎ個の補間マスクパタンを順次生成し、 前記Ｎ個の補間器は、ｎ回の累算ステップのステップｉ
   で、前記補間マスクパタンが１のときは前記累算器に入
   力レジスタを加算した結果を累算器に再設定し、当該補
   間マスクパタンが０のときは累算器を更新せず、ステッ
   プ毎に入力レジスタを１ビット上位にシフトして左端点
   から右端点までの全てのセルにおける補間値を算出し、 前記マスクパタン発生器は、ｐＮビット全てが１である
   パタンをｘｌビットだけ右（正方向）にシフトし、左側
   に空いたｘｌビットは０で満たした左端マスクパタンを
   Ｎビットずつｐ回に分けて生成し、 前記マスクパタン発生器は、最左端が１で残りｐＮ−１
   ビット全てが０であるパタンをｘｒビットだけ右にシフ
   トし、左側に空いたｘｒビットは１で満たした右端マス
   クパタンをＮビットずつｐ回に分けて生成し、 前記Ｎ個の補間器は、マスクパタン合成器を用いて前記
   左端マスクパタンと前記右端マスクパタンのビット毎の
   論理積をとり、左端点ｘｌから右端点ｘｒまでが１で両
   側が０である合成マスクパタンをＮビットずつｐ回に分
   けて生成し、 前記Ｎ個の補間器の累算器の上位Ｋビットを対応するセ
   ンスアンプのＮ個のセルに入力し、前記合成マスクパタ
   ンが１であるセルのみをＮビットずつｐ回に分けて更新
   し、前記累算器に入力レジスタを加算した結果を該累算
   器に再設定し、 当該合成マスクパタンが０のときは該累算器を更新せ
   ず、この更新されたセンスアンプのデータが第ｙ行のセ
   ルに書き戻されるように構成したことを特徴とするラン
   ダムアクセスメモリ。
3. 【請求項３】 記憶保持動作の必要なランダムアクセス
   メモリであって、 左端点バッファと右端点バッファと基本パタン発生器と
   Ｎビットのシフタ（Ｎは２のｎ乗、ｎは自然数）からな
   るマスクパタン発生器と、 少なくとも深度ｚを含むｑ個の画素パラメータに対応す
   るｑ個の累算器とｑ個の加算器と１個のマスクパタン合
   成器と深度比較器とを含むＮ個の同一構成の補間器から
   なる補間器アレイとを備え、 アドレス入力端子の値ｙを行アドレスバッファに設定
   し、各セルがＫビットでＭ行×ｐＮ列（Ｋ、Ｍ、ｐは自
   然数）の２次元セルアレイの第ｙ行を各セルがＫビット
   でｐＮ個のセルからなるセンスアンプに読み出し、 前記アドレス入力端子から左端点座標ｘｌを前記左端点
   バッファに設定し、 前記アドレス入力端子から右端点座標ｘｒを前記右端点
   バッファに設定し、 データ入力端子より前記ｑ個の画素パラメータの初期値
   の集合を前記ｑ個の入力レジスタを経由して前記補間器
   アレイのＮ×ｑ個の累算器に設定し、 前記データ入力端子から前記ｑ個の画素パラメータの増
   分値の集合を前記ｑ個の入力レジスタに設定し、 前記マスクパタン発生器は、ステップｉ（ｉは０からｎ
   −１までの整数）の補間マスクパタンが、２のｉ乗ビッ
   ト毎に０と１が交互に繰り返すＮビットの補間マスク基
   本パタンを、ｘｌの下位ｎビット分だけ右に回転シフト
   して得られるｎ個の補間マスクパタンを順次生成し、 前記Ｎ個の補間器は、ｎ回の累算ステップのステップｉ
   で、前記補間マスクパタンが１のときは前記累算器に２
   のｉ乗セル分の増分値を累算器に累算し、当該補間マス
   クパタンが０のときは累算器を更新せず、ステップ毎に
   入力レジスタの増分値を１ビット上位にシフトして左端
   点から右端点までの全てのセルにおける前記ｑ個のパラ
   メータの補間値を算出し、 前記マスクパタン発生器は、前記左端点ｘｌから前記右
   端点ｘｒまでが１で両側が０である合成マスクパタンを
   発生し、 前記Ｎ個の補間器の累算器の上位Ｋビットを対応するセ
   ンスアンプのＮ個のセルに入力し、前記合成マスクパタ
   ンが１であり、かつ前記ｚ比較器により書き込み値が読
   み出し値より小さいセルのみを更新し、 前記合成マスクパタンが１であるセルでは前記累算器に
   Ｎ画素分の増分値を累算器に累算し、当該合成マスクパ
   タンが０のときは該累算器を更新せず、この更新された
   センスアンプのデータが第ｙ行のセルに書き戻されるよ
   うに構成したことを特徴とするランダムアクセスメモ
   リ。