JPH04211877A - 表示装置及びその動作方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、２次元（２−Ｄ）変調
パターンを少なくとも２つの異なる解像度レベルで表わ
す複数個の２次元（２−Ｄ）アレーを具えるテクスチュ
アエレメント（“テクセル”）値のミラミッド形又は部
分ピラミッド形アレーを記憶するテキスチュアメモリを
有する表示プロセッサを具え、該表示プロセッサは、更
に、記憶変調パターンを表示基本要素上にマップすべき
指示を含む基本記述を受信し記憶２−Ｄアレー内のテク
セル値をアドレスする２−Ｄ座標対を発生して記憶変調
パターンを表示要素上にマッピングする座標発生手段と
、前記２−Ｄ座標対の小数部に応答してアドレスされた
アレーからの複数個のテクセル値を合成して内挿テクセ
ル値を発生する２−Ｄ内挿手段とを具えている表示装置
に関するものである。本発明はこのような表示装置を動
作させる方法にも関するものである。

【０００２】

【従来の技術】上述した種類の装置は国際公開パンフレ
ットＷＯ８５／００９１３号に開示されており、この装
置はフライトシミュレーションのために３次元シーンを
表わす画像のリアルタイム合成及び表示を与える。この
装置は“テクスチュアマッピング”として知られている
技術を実行するものであり、この技術では２−Ｄパター
ン（“テクスチュア”）を予め発生させ、テクスチュア
メモリ内に記憶し、次いで、単一の基本要素を描写し（
“物体空間”から“スクリーン空間”に変換し、表示メ
モリ内へと走査する）、テクスチュアをこの表示要素上
にマッピングする。この技術により表面の細部の大部分
を、画像を生成するのに必要とされる基本要素の数をこ
れに応じて増加する必要なしに表示することができる。 簡単な場合には、記憶パターンは物体表面の色を定める
ため、テクセル値は表示メモリに直接書込み得るカラー
値を構成するものとし得る。もっと一般的な場合にはテ
クセル値を更に処理又は制御して複雑な照明効果の高速
計算を行ない得るようにする。

【０００３】テクスチュアマッピングはソフトウェアで
完全に実行し得るが、本発明はリアルタイム画像合成の
分野におけるハードウェア実現と関連するものである。 エイリアシング効果を避けるために、テクセル値をマッ
ピング中フィルタリングする必要がある。フィルタ値の
計算を簡単化するために既知の装置はテクスチュアを各
々異なる解像度レベルに予めフィルタリングした一連の
２−Ｄアレーを具えるいわゆるプラミッド形アレー内に
記憶する。この場合、バイリニア内挿器のような簡単な
２−Ｄ内挿手段で十分となる。その理由は内挿値は適切
な２−Ｄアレー内の小さな一定のパッチ内のテクセル値
から発生されるためである。ピラミッド形テクスチュア
アレーの発生及び記憶は「Ｃｏｍｐｕｔｅｒ　Ｇｒａｐ
ｈｉｃｓ，　Ｖｏｌ．　１７，　Ｎｏ．　３（Ｐｒｏｃ
．　ＳＩＧＧＲＡＰＨ　１９８３）」ＰＰ．　１〜１１
のランス　　ウイリアムズの論文“Ｐｙｒａｍｉｄａｌ
　Ｐａｒａｍｅｔｒｉｃｓ　”に記載されている。

【０００４】プリフィルタドピラミッド形アレーの発生
は通常ホストプロセッサをランさせるソフトウェアによ
り実行される。ホストメモリ内のピラミッドの一連の２
−Ｄアレーを画像ソース、例えばビデオカメラから受信
される大きな最高レベルアレーから発生させて自然物体
のテクスチュアを得る。或いは表示中の３−Ｄ物体空間
を定めるデータを用いて照明等の計算により発生させる
ことができる。このプリフィルタリングのソフトウェア
処理は極めて低速になり得る。その理由は、多数のメモ
リアクセスによって高解像テクセル値のパッチから各フ
ィルタ値を発生させる必要があるためである。また、各
テクセル値は数個の独立の成分（例えばＲ，Ｇ，Ｂ）を
含むこともでき、これら成分を慣例のホストプロセッサ
内で個別に内挿する必要がある。

【０００５】

【発明が解決しようとする課題】この低い処理速度は、
リアルタイム表示を必要とするときにテクスチュアピラ
ミッドを発生し得ないことを意味し、この場合には必要
とされる全レベルの全テクスチュアピラミッドをリアル
タイム画像合成の開始前に発生させる必要がある。この
ために主メモリスペースの極めて大きな部分がテクスチ
ュアアレーにより占有されることになる。また、３−Ｄ
モデルの発生方法に応じて変化し得るテクスチュアの使
用が妨げられる。例えばテクスチュアマップを用いて反
射パターンを“エンバイロメントマッピング”として既
知の技術で定めることが既知である。物体がシミュレー
ション中に環境内で移動する場合、エンバイロメントマ
ップをこれに応じて理想的に変化させる必要がある。

【０００６】これがため、ビラミッドアレー又は部分ピ
ラミッドアレーを２−Ｄアレーから現在より一層早く発
生し得るようにするのが有利であるが、多くの場合この
目的のための２−Ｄフィルタリングハードウェアのコス
トはけたはずれに大きくなる。

【０００７】

【課題を解決するための手段】本発明は頭書に記載した
表示装置において、当該装置は更に帰還手段を具え、該
手段により前記２−Ｄ内挿手段により１つの２−Ｄアレ
ーから発生された内挿テクセル値を前記テクスチェアメ
モリに帰還記憶してピラミッド又は部分ピラミッドアレ
ーの他の２−Ｄアレーを形成し得るようにしたことを特
徴とする。

【０００８】本発明は上述した本発明の表示装置を動作
させる方法も提供するものであり、この方法は、（ａ）
　主メモリから２−Ｄ変調パターンを第１解像度レベル
で表わすテクスチュア値の第１の２−Ｄアレーをテクス
チュアメモリに転送するステップと、（ｂ）　表示プロ
セッサ内の座標発生手段をもって第１の２−Ｄアレー内
のテクセル値を対称にアドレスする２−Ｄ座標対を発生
させて内挿手段により発生される内挿値を第１の２−Ｄ
アレー内のテクセル値の数より少数にすると共にこれら
内挿値をもって前記変調パターンを第１解像度レベルよ
り低い第２解像度レベルで表わすステップと、 （ｃ）　帰還手段を駆動してこれら内挿値をテクスチュ
アメモリ内に第２の小さな２−Ｄアレーの形態に記憶し
、第１の２−Ｄアレーと一緒にビラミッドアレーの一部
を形成するステップとを具えることを特徴とする。

【０００９】第２の２−Ｄアレーには、記憶時に、例え
ば第１のアレーの一方向又は２方向のテクセル値の数の
半分を含ませることができる。

【００１０】本発明は、表示プロセッサ内の座標発生手
段により適切に離間した２−Ｄ座標対を発生させて記憶
２−Ｄアレーを対称であるが低い密度で走査すれば、通
常表示メモリ内の画素値を規定するのに用いられている
内挿器により発生される一連の内挿値を、同一パターン
を低解像度で表わす２−Ｄアレーを形成するのに必要な
値にし得るという認識を利用するものである。本発明の
方法のステップ（ｂ）　及び（ｃ）　をくり返し又はく
り返さないで所要のレベル数と同数又は少数のレベルの
ピラミッドを発生させることができる。

【００１１】本発明によれば、主メモリのメモリスペー
スを節約することができ、本発明の場合にはこのメモリ
は所定のピラミッドの最高レベルを記憶するだけでよい
（尚、低い解像度のみが必要とされる場合には１つの他
の中間レベルアレーを記憶すればよい）。更に、ピラミ
ッドの発生速度は、ホストプロセッサにより実行する場
合より表示プロセッサハードウェアにより実行する方が
遙かに速くなる。例えば、特別のアドレッシングハード
ウェアを表示プロセッサ内に設け、内挿手段には多くの
場合赤、緑及び青成分用の３個の並列内挿器を含ませ、
ホストプロセッサがこれら成分を直列に処理するように
する。

【００１２】前記テクスチュアメモリは並列にアドレス
し得る第１及び第２テクスチュアメモリバンクを具え、
且つ前記帰還手段は前記他の２−Ｄアレーを前記２個の
テクスチュアメモリバンクのうち前記１つの２−Ｄアレ
ーを記憶しない方のバンクに記憶するように構成し、前
記１つの２−Ｄアレーからのテクセル値を前記内挿手段
へ読出し供給するのと並行して得られた内挿値を記憶し
て前記他の２−Ｄアレーを形成し得るようにすることが
できる。この場合、主メモリは慣例のようにデュアルポ
ート化しないため、ホストプロセッサより更に高いピラ
ミッドの発生速度が得られる。

【００１３】第１及び第２のテクスチュアメモリバンク
のみを具えるこのような一実施例においては、前記２−
Ｄ座標発生手段及び帰還手段は、ピラミッドアレーの順
に低い解像度レベルを発生して第１及び第２テクスチュ
アメモリバンクに交互に記憶するように構成する。

【００１４】前記テクスチュアメモリは少なくとも３つ
の並列アドレスメモリに分割すると共に、２−Ｄアレー
記憶手段を各２−Ｄアレーのテクセル値をインタリーブ
式に分配するよう構成して２−Ｄパッチのテクセル値を
テクスチュアメモリから（又は第１及び第２テクスチュ
アメモリバンクが設けられている場合にはこれらメモリ
バンクから）並列に読み出し得るようにし、前記内挿手
段は各パッチ内の２−Ｄ内挿値をレベル間内挿値と合成
して６個以上の記憶テクセル値を含む２つのパッチから
単一の３−Ｄ内挿値を発生するよう構成することができ
る。この場合、表示のためのテクセル値の極めて速い読
出しが可能になり、簡単なポイントサンプリングを実行
するのに必要とされるメモリ読出しサイクル数より遙か
に少ないサイクル数を必要とするだけである。

【００１５】２−Ｄパッチのアドレッシングは本発明に
よるピラミッドアレーの発生のスピードアップにも用い
ることができる。この場合には、前記内挿手段が第１及
び第２テクスチュアメモリバンク内にそれぞれ記憶され
ている２−Ｄパッチ内の値間の２−Ｄ内挿を実行するた
めに第１及び第２の２−Ｄ内挿器を具え、且つ前記帰還
手段が一方のテクスチュアメモリバンク内に記憶され且
つ第１の２−Ｄ内挿器により内挿された２−Ｄアレーか
ら読出されたテクセル値を他方のテクスチュアメモリバ
ンク内の他の２−Ｄアレー内に書き込み得る手段を構成
するようにする。

【００１６】前記テクスチュアメモリはリニアアドレス
メモリを具え、前記表示プロセッサは、更に、２−Ｄ座
標対を受信してこの座標対からリニア物理アドレスを発
生してテクスチュアメモリに供給する物理アドレス発生
手段を具えることができる。リニアテクスチュアアドレ
ススペースの使用により使用可能なテクスチュアメモリ
の一層効率の良い使用が可能になる。

【００１７】以下図面につき本発明を説明するに、図１
は既知のタイプのテクスチュアマッピングハードウェア
を含む表示装置のブロック図である。キーボード１０お
よびトラッカーボールタイプの入力装置１２はユーザか
らの入力を中央処理ユニット（ＣＰＵ）１４　に供給す
る。トラッカーボールはシステムにより既知の方法で操
作すべき３次元物体を描くのに用いることができる。入
力装置１２としてはジョイスティック、ディジタル化タ
ブレット又は「マウス」の如き他の装置を使用し得るこ
とは勿論である。斯種の装置は回転又はズーミング等に
よって創作される像を操作するのに用いることもできる
。一般に斯種の装置は慣例のキーボードだけよりもより
一層直感的に、しかも効果的に用いることができる。テ
クスチュアマッピングにより物体表面に付与すべき物体
像及び写真像もカメラ１６の如きビデオ源から入力させ
ることもできる。

【００１８】ＣＰＵ１４　をバス１８（例えばＶＭＥ　
バス）　を介してディスクストア２０、ＲＯＭ２２　及
び主メモリ（ＭＲＡＭ）２４に接続する。ディスクスト
ア２０には磁気フロッピーディスク、ハードディスク及
び／又は光学メモリディスクを含めることができ、この
ようなディスク・ストアはデータ（例えば像又は３次元
モデルデータ）を記憶させ、次いでこのデータを呼び戻
して、所望される新規の像を生成すべく操作し得るよう
にするのに用いることができる。 斯種のデータには先の入力セッションからのユーザの作
業及び／又は例えば教育又は娯楽用の会話形コンピュー
タ援用設計のシミュレーション又はコンピュータシミュ
レーション用の商業的に生成したデータを含めることが
できる。３次元物体をモデル化し得るようにするために
、斯種のデータは２次元像の形態というよりもむしろ多
角形モデルデータとして記憶させるのが普通である。 この場合におけるデータは、例えば３次元「物体」空間
（例えば三角形又は四辺形の表面）における多角形表面
（基本要素）のグループに分解される物体を包含してい
る３次元モデルに対応する。このモデルにおける各物体
に対するデータは、その物体を作り上げる各多角形の位
置及びその特性を与えると共に各多角形の頂点の相対位
置及び多角形表面の色又は透過率を含むリストを具えて
いる。他のシステムでは、既知のように基本要素を彎曲
表面パッチとすることができる。「テクスチュア」を表
面にマッピングするために特定化して、場面（シーン）
を作り上げる基本要素の数を増やさないで細部を表わす
ことができることは既知である。テクスチュア・マップ
は下記に詳述する方法で例えば色を規定し得る２次元の
変調パターンを規定する記憶済みの２次元のテクスチュ
アエレメント（「テクセル」）アレイである。テクスチ
ュアは表面に垂直方向の反射率の如き他の量を既知の方
法で変調させることもできる。これらのテクスチュア・
マップはディスクストアに記憶させ、必要に応じて呼び
戻すこともできる。

【００１９】表示装置のＣＰＵ１４　及び他のコンポー
ネントは、ユーザがどんな視点を選んでも、並進、回転
及び斜視投影を実行する幾何学変換によって、一般には
頂点座標のマトリックス乗算によって物体空間における
３次元モデル「ワールド」をユーザ用の（「ビュア」空
間における）２次元ビューに変換する。ＣＰＵ１４　は
基本要素毎、又は頂点毎の基準に基づいてクリッピング
及び照明計算をすることもできる。

【００２０】ＲＯＭ２２　及びＭＲＡＭ２４はＣＰＵ１
４　に対するプログラムメモリ及び作業領域を成し、こ
れはモトローラ社のＭＣ６８０２０　の如きマイクロプ
ロセッサとすることができる。ＣＰＵ１４　の補助に特
殊な処理ハードウェア２６を設けて、殆ど全ての最も簡
単なモデルを２次元の場面に変換するのに必要とされる
多数の算術演算を行わせることができる。ハードウェア
２６は標準の算術回路で構成するか、又はもっと強力な
特注の又はプログラマブルのディジタル信号処理（ＤＳ
Ｐ）　集積回路とすることができ、これを例えばＶＭＥ
　バスを介してＣＰＵ１４　に接続する。ハードウェア
２６の性質は、例えば場面当りの速度、解像度、基本要
素の数等に対する表示装置の諸要件に依存する。

【００２１】表示処理ユニット（ＤＰＵ）２８　をＣＰ
Ｕ１４　の出力（バス１８）　と表示メモリ（ＶＲＡＭ
）３０の入力との間に接続する。表示メモリ３０は画素
データＣＯＬ　をラスタ・走査フォーマットで記憶する
。画素データＣＯＬ　は例えば各画素に対し、所望され
る像の赤（Ｒ）　、緑（Ｇ）　及び青（Ｂ）　成分に対
応する８ビット値（全部で２４ビット）　を含んでいる
。 このビット数は増減させることができ、これらのビット
によって種々の色成分を規定し得ることは明らかである
。

【００２２】ＤＰＵ２８　では基本要素を「走査変換」
して、これらの要素を表示メモリ３０に引き入れること
ができる。走査変換とは、各基本要素によってカバーさ
れる画素を行毎及び画素毎に同じ方法で書込んで、完全
な像が走査されてディスプレイに出力させるようにする
処理のことである。

【００２３】タイミングユニット（ビデオコントローラ
）３２は表示スクリーン３４のラスタ走査と同期させて
ＶＲＡＭ３０内の画素データをアドレスするために読取
アドレス信号ＸＤ及びＹＤを発生する。これらのアドレ
ス信号に応答してＶＲＡＭ３０における記憶位置が行毎
及び列毎に走査されて色成分の値ＣＯＬＤが読取られて
ディジタル‐アナログ変換器（ＤＡＣ）３６　に供給さ
れる。非‐ＲＧＢ　色コードを用いる場合には、マトリ
ックス回路又はカラールックアップテーブルを設けて、
これにより画素データＣＯＬＤを等価のＲＧＢ　信号に
変換して表示スクリーン３４に供給することができ、こ
の表示スクリーンは例えば陰極線管（ＣＲＴ）　表示ス
クリーンとすることができる。表示スクリーン３４はタ
イミングユニット３２からタイミング信号（ＳＹＮＣ）
を直接又は間接的にも受信する。

【００２４】基本要素を描いたり、又は「表現」するた
めに、ＣＰＵ１４　（又は特殊のハードウェア２６）　
によってＤＰＵ２８　内のレジスタにバス１８を介して
（例えば頂点座標、縁部の勾配等に関する）単一構成要
素及びその種々の属性、つまり色、反射率等を規定する
値をロードさせる。 次いで、ＤＰＵ２８　は基本要素によってカバーされる
全領域を系統的に走査するように画素座標（Ｘ及びＹ）
を生成する。これらの画素座標Ｘ及びＹを書込アドレス
としてＶＲＡＭ３０に供給して各画素毎の画素値ＣＯＬ
　をＶＲＡＭ３０に書込むことができるようにする。

【００２５】画素値ＣＯＬ　は、基本要素の基本表面色
を変調して、物体表面の属性（例えば、色、透過率、拡
散反射率、分光反射率）及び３−Ｄ　環境の属性（例え
ば、光源の位置、色及び形状、遠隔迷光）が現実的に考
慮されるように発生させることができる。この変調は基
本データをロードさせたパラメータから算術的に生成し
て、例えば彎曲面をシミュレートさせるためになめらか
に変化するシェージングを発生させることができる。し
かし、もっと細かな変調を行うために、４０にて示すよ
うなマッピングハードウェアを用いて、テクスチュアメ
モリ４１内に予め記憶済みの予定したパターンに従って
変調値ＭＯＤ　を供給することは既知である。

【００２６】このためにＤＰＵ２８　は画素（表示）座
標Ｘ及びＹの各対と同時に一対のテクスチュア座標Ｕ及
びＶを発生して、変調パターンを基本要素の表面上にマ
ップし、（ｉ）　テクスチュア空間から物体空間及び（
ｉｉ）物体空間からビュア（表示）空間への幾何学的変
換をする。図２はＵとＶにて示す水平及び垂直軸線によ
って規定されるテクスチュア空間と、傾斜軸線ＸとＹに
よって規定されるスクリーン空間との間の関係を示して
いる。実際に記憶されるテクセル値はＵ及びＶの整数値
に相当し、これらの値を黒丸の四角のアレイによって表
してある。スクリーン空間における画素の位置は斜めの
十字印（′Ｘ′）によって印してあり、これらの位置は
Ｘ軸に平行な走査線Ｓ１，　Ｓ２及びＳ３等に沿ってい
る。

【００２７】走査線Ｓ１，　Ｓ２，　Ｓ３等における連
続する画素値に対応するテクセル値をアドレスするのに
必要な座標Ｕ及びＶを規定するために、ＣＰＵ１４　（
又は描画ハードウェア２６）　によって例えば予めＤＰ
Ｕ２８　に走査線Ｓ１上の第１画素に対応する座標対（
Ｕ０，Ｖ０）　及びテクスチュア空間におけるスクリー
ン空間の走査ラインＳ１等の勾配を規定する偏導関数（
ｄＵ／ｄＶ及びｄＶ／ｄＸ　）や、テクスチュア空間に
おける画素別の勾配を規定する偏導関数　ｄＵ／ｄＹ及
び　ｄＶ／ｄＹも与える。図示の例ではテクスチュア空
間からスクリーン空間への変換は線形である。もっと一
般的なケースでは、走査ラインＳ１等及び画素列が発散
したり、収斂したり、又は彎曲することもあり、この場
合に偏導関数は基本要素を横切って点毎に変化する。

【００２８】テクスチュア座標Ｕ及びＶは下記に述べる
方法でマッピングハードウェア４０内にて処理されてか
らテクスチュアメモリ４１に供給されるため、アドレス
されている各画素位置Ｘ，Ｙに対する変調値ＭＯＤ　が
得られる。この変調値ＭＯＤ　は一般に色値を含んでお
り、これは原則として画素値ＣＯＬ　を直接形成し、こ
の画素値ＣＯＬ　は破線データパス４２で示すように表
示メモリ（ＶＲＡＭ）３０に直接供給することもできる
。しかし、もっと一般的には、変調値ＭＯＤ　が色値で
ある場合でも、これらはＤＰＵ２８　内にて変更させて
、現実的な照明を行えるようにする必要がある。大抵の
場合には変調値ＭＯＤ　をＤＰＵ２８　内にて他のパラ
メータと一緒に用いて画素値ＣＯＬ　をあまり直接的に
変更させないようにする。例えば、所謂「バンプマッピ
ング」では変調値ＭＯＤ　によって基本要素の表面垂直
方向を変調して、次の照明計算に影響を及ぼして、画素
値ＣＯＬ　を間接的に変えるようにする。「環境マッピ
ング」として知られている他の技法では例えばＵ及びＶ
も用いる環境の像を球座標として記憶させるためにＴＲ
ＡＭを用いて、（光源、窓、他の物体等を含む）複雑な
環境の分光反射をシミュレートさせることができる。マ
ッピングハードウェアのこのような用途及び他の様々な
用途については１９８６年９月に発行された“ＩＥＥＥ
　Ｃｏｍｐｕｔｅｒ　Ｇｒａｐｈｉｃｓ　ａｎｄ　Ａｐ
ｐｌｉｃａｔｉｏｎｓ　”の第５６〜６７頁に発表され
たＰａｕｌ　Ｓ．　Ｈｅｃｋｂｅｒｔによる論文“Ｓｕ
ｒｖｅｙ　ｏｆ　Ｔｅｘｔｕｒｅ　Ｍａｐｐｉｎｇ　”
に概説されている。本発明がこのようなマッピングハー
ドウェアの全ての用途に適用し得ることは当業者に明ら
かである。

【００２９】テクスチュアメモリ４１に表されるテクセ
ルは一般にディスプレイの画素と一対一に対応せず、特
に基本要素がはるか遠くに示され、従ってテクスチュア
が極めて少数の画素にマップされる際には、２次元空間
フィルタリングにより簡単なサブサンプリングが用いら
れる場合にビュアを乱すことになるエイリアシング効果
を無くす必要がある。

【００３０】汎用フィルタはリアルタイム動画像を合成
する装置には経済的に適用することができないことも既
知であり、前記ウィリアムスの文献にはこのための慣用
の解決策として所定パターンに対する幾つかの２−Ｄ　
アレイ（以後「マップ」と称する）を記憶させ、これら
の各アレイを順次小さくし、且つ予めフィルタリングし
て解像度が順次低くなるようにする方法が記載されてい
る。 この場合ＤＰＵ２８　はレベル座標Ｌを発生して、使用
する適切なマップを決定する必要があるだけである。蓄
積容量をコンパクトにし、且つテクセル値に対するアク
セス速度を高めるためにマップはその面積が２の累積と
なるように選定して、前記ウィリアムスによる文献に記
載されている“ｍｕｌｔｕｍ　ｉｎ　ｐａｒｖｏ　”（
“ＭＩＰ　マップ”）に従って方形テクスチュアメモリ
に記憶させることができる。

【００３１】図１のテクスチュアメモリ４１内にはＭＩ
Ｐ　マップとして記憶させたテクスチュアピラミッドの
色成分Ｒ，Ｇ及びＢを示してある。最大（最高解像度）
マップ（Ｌ＝０）は、例えば５１２　×５１２　個のテ
クセルで構成し、Ｌ＝１マップは２５６　×２５６　個
のテクセルで構成し、以下順次各マップが単一テクセル
となるＬ＝９マップを構成することができる。例えば各
テクセル値がＲ，Ｇ及びＢの各色成分に対して８ビット
から成るものとすると、テクスチュアメモリ４１の全体
の大きさは１Ｍバイトとなる。

【００３２】テクセル値は描写に先立ってバス１８及び
メモリ４１の書込ポート４３を介してメモリ４１に記憶
させる。 読取るべき各テクセル値に対してＤＰＵ２８　は２−Ｄ
　の座標対を発生し、これらの各座標（Ｕ及びＶ）は少
なくとも整数部の９ビット長を含んでいる。これと同時
にレベル座標ＬがＤＰＵ２８　によって発生され、この
レベル座標は「仮想」座標Ｕ及びＶから物理的な座標Ｕ
′及びＶ′を発生して、これらをテクスチュアメモリ４
１の読取アドレスポート４４及び４５にそれぞれ与える
ために用いられる。メモリ４１は各物理座標対Ｕ′，Ｖ
′に応答して、アドレスされたテクセルのＲ，Ｇ及びＢ
成分を（２４ビットの）　読取ポート４６を経て出力す
る。

【００３３】メモリ４１におけるＭＩＰ　マップが２次
元の２進トリー配置であるため、必要な物理座標Ｕ′及
びＶ′は一対の２進シフト回路４７及び４８によってそ
れぞれ簡単に発生させることができ、各シフト回路は各
座標をレベル座標Ｌによって規定される多数の位置に右
方向へとシフトさせる。特に、Ｌ＝０が最高レベルを表
わす場合に、レベル０マップにおける所定のテクセルに
対応するアドレスは、Ｕ及びＶ座標をＬ個の位置に右へ
とシフトさせ、実際上各座標を２Ｌ　だけスケールダウ
ンさせることによって見つけることのできるレベルＬマ
ップにおける対応するテクセルの物理アドレスに変換す
ることができる。レベル座標Ｌは基本データの一部とし
てＤＰＵ２８　に供給することができるが、マッピング
に透視画法を考慮すべき場合には、Ｘ，Ｙに対する偏導
関数に依存するレベル座標Ｌを各画素毎にＤＰＵ２８　
内にて発生させる方が一層確実である。

【００３４】エイリアシングを完全になくすためにテク
セル値間に３−Ｄ　（例えばトリリニア、つまり三線の
）内挿を適用することは既知であり、この場合に座標Ｌ
，Ｕ′及びＶ′は小数部（Ｌｆ，　Ｕｆ′及びＶｆ′）
　並びに整数部（Ｌｉ，　Ｕｉ′，　Ｖｉ′）　を有す
ることができる。Ｕ′及びＶ′座標の非整数部は１レベ
ル内の４つの隣接テクセルの方形パッチ間の２−Ｄ　（
例えば双一次）内挿をするのに用いることができ、又レ
ベル座標の非整数部ＬＦはピラミッド状アレイの２つの
隣接レベルからの（２−Ｄ　内挿した）　テクセル値間
の内挿に用いることができる。このために、レベルＬｉ
ｉ　マップ及びレベルＬｉ＋１マップからそれぞれ４つ
のテクセル値（Ｕｉ′，　Ｖｉ′）、（　Ｕｉ′＋１，
　Ｖｉ′）　、（Ｕｉ′，　Ｖｉ′＋１）　及び（Ｕｉ
′＋１，Ｖｉ′＋１）　を読取る必要がある。これら８
個のテクセル値を直列に読出す場合には動作速度に不利
益を生ずること明らかである。幸いにも各レベルに対す
る４つのテクセル値は、テクスチュアメモリを後に詳述
するように２×２パッチアドレスを可能として８つの値
を僅かのメモリ読取サイクルで読取られるようにインタ
リーブした４つの並列メモリとして構成する場合に読取
ポート４６を経て並列に読取ることができる。しかし、
双方の組の４つ（Ｌｉ及びＬｉ＋１）　のテクセル値を
並列に読取られるようにするのが望ましく、前記ウィリ
アムスによる文献ではハードワイヤードアドレス指定法
によって所定ＭＩＰ　マップの全てのレベルを並列にア
クセスし得る旨を示唆している。このことは理論的には
可能であるも、このウィリアムスによって提案されてい
る方法によると結線数がかなり多くなり過ぎ、市販用に
大量生産するのには経済的な解決策とは言えない。例え
ば、１０レベルで、２×２パッチアドレス指定で、（最
低レベルは除く）、しかもテクセル毎の各Ｒ，Ｇ及びＢ
に対して８ビットとする場合に、供給される各座標対Ｕ
，Ｖに対してテクスチュアメモリ４１の読取ポート４６
から８８８　ビットのデータを出力させなければならな
い。

【００３５】一般に、テクスチュアメモリ４１には種々
のテクスチュアピラミッドを記憶させるのが望ましい。 例えば３つのテクスチュアピラミッドは図１のディスプ
レイ３４のスクリーン上に示した立方体の面上にマップ
した形状′０′，′＋′及び′Ｘ′を規定することにな
る。 このために、ＭＩＰ　マップの各レベルにおける方形ア
レイを分割して、各２−Ｄ　パターンを規定する対応す
る２−Ｄ　アレイのモザイクを記憶させることは既知で
ある。この場合、ＤＰＵ２８　によって発生される座標
対Ｕ，Ｖには２−Ｄ　オフセットを併合させて、２−Ｄ
　アレイの正しい部分がアドレスされるようにする。し
かし、この既知の方法ではテクスチュアにおける或る空
間が必ず未使用のままとなり、実際上むだとなる。大抵
の場合、２−Ｄ　形状のモザイクから未使用空間をなく
すのは不可能である。例えばテクスチュア問題′０′，
′＋′及び′Ｘ′を表わす３つの方形アレイを従来のハ
ードウェアのテクスチュアメモリ４１における各レベル
の方形アレイに配列すると、利用し得るメモリの少なく
とも１／４　がむだとなる。一般的な２−Ｄ　「ジグゾ
ーパズル」に対する最適な解決策を見出すことも困難で
あり、アレイを方形、四角形、三角形のような種々の形
状をとり得るようにする場合にはリアルタイムで実施す
ることは全く不可能である。

【００３６】ＭＩＰ　マップ法による他の欠点は、基本
要素が遠く離れた所にしか見られない場面で、この際小
さめのマップ（Ｌ＝５，Ｌ＝６等）を１つ又は２つしか
実際に用いないとしても各テクスチュアピラミッドは全
レベルの空間を占める（上述した例では１Ｍバイト）　
と云うことにある。必要とされると思われるレベルだけ
をいずれかの時点にテクスチュアメモリに記憶させてお
き、自由空間を他のテクスチュアマップ用に使用できる
ようにすれば極めて有利である。例えば、ピラミッドの
最大マップ（Ｌ＝０）が実際上像を描写する途中で決し
て読取られなくても、このマップは全テクスチュアメモ
リ容量の３／４　を占めることになる。

【００３７】あいにく従来のハードウェアでは上述した
ような欠点をいずれも克服すべく融通性を持たせるのは
極めて困難である。

【００３８】

【実施例】以下本発明を実施例につき説明するに、図３
は図１に４０にて示したものの代わりに使用し得る本発
明による新規のマッピングハードウェアを示す。リニヤ
にアドレスされるテクスチュアメモリ４１′を設けるた
め、むだな空間をなくす問題は容易に解決し得る。テク
スチュア管理（マネージメント）回路４９はリニヤのテ
クスチュアメモリ４１′内に種々のアレイのトラックを
留め、且つ回路４９はピラミッド座標Ｌ，Ｕ及びＶを線
形の物理テクセルアドレスに変換する作用をする。大形
マップ内にモザイクとして記憶してある種々のテクスチ
ュアを全て識別するのに２−Ｄ　オフセットを用いる代
わりに、新方式のＣＰＵ１４　は座標Ｕ及びＶとは別の
テクスチュア識別値Ｔを基本データと一緒に供給する。 従って、テクスチュアピラミッドの一部を形成する２−
Ｄ　マップはいずれもマップＴ，Ｌｉとして識別するこ
とができ、ここにＬｉはレベル座標Ｌの整数部である。 回路４９は簡単な２−Ｄ　ＭＩＰ　・アドレス指定ハー
ドウェアよりも複雑であるが、メモリの利用度及び融通
性の点での改善は極めて大きい。

【００３９】図３の　ＤＰＵ２８′は関連のＤＰＵ２８
　（図１）を多少変更したものであり、これは受信した
識別値をテクスチュア管理回路４９に送る出力端子Ｔを
有している。この変更　ＤＰＵ２８′は後述するように
帰還路を作動させる論理信号ＦＢを搬送する出力端子も
有している。

【００４０】図３に示した新規のハードウェアには（高
速双一次内挿を可能とする）２×２パッチアドレス指定
だけでなく、新規の並列回路も組み込んで、前記ウィリ
アムスにより提案された解決策の極端な並列化を持たら
すまでもなく、８つのテクセル値をトリリニヤ内挿用に
同時に利用することができるようにする。この目的のた
めに、テクスチュアメモリ４１′を２つのメモリバンク
ＴＲＡＭ１　とＴＲＡＭ２　に分けて、所定のテクスチ
ュアピラミッドの２つの隣接レベルに対するアレイＴ／
Ｌｉ及びＴ・Ｌｉ＋１が常に別のバンクＴＲＡＭ１　及
びＴＲＡＭ２　に記憶されるようにする。

【００４１】テクスチュア管理回路４９は　ＤＰＵ２８
′からの信号Ｔ，Ｌ，Ｕ及びＶを受信する入力端子を有
している。テクスチュア管理回路４９はページ位置兼論
理回路（ＰＬＬＣ）５０を具えており、これはＤＰＵに
よって供給されるテクスチュア識別出力Ｔ及びレベル座
標の少なくとも整数部Ｌｉを受信する。

【００４２】ＰＬＬＣ５０は各マップＴ・Ｌｉを規定す
る情報を記憶し、バンクＴＲＡＭ１　又はＴＲＡＭ２　
には（１）　マップＴ・Ｌｉ、（２）　Ｕ方向のマップ
の幅Ｗ（Ｔ・Ｌｉ）及び適当なバンクＴＲＡＭ１　又は
ＴＲＡＭ２　にアレイをリニヤに記憶させる開始位置を
決める基準アドレスＢ（Ｔ・Ｌｉ）を記憶させる。

【００４３】一般にＰＬＬＣ５０はマップＴ・Ｌｉ及び
Ｔ・Ｌｉ＋１に対する記憶済みのデータを回路４９の残
りの部分に供給し、これによりメモリバンクＴＲＡＭ１
　及びＴＲＡＭ２　にそれぞれ与えるリニヤアドレスＡ
１及びＡ２を発生させて、テクスチュアピラミッドＴに
おけるレベルＬｉ及びＬｉ＋１の座標対（Ｕ，Ｖ）に対
するテクセルデータをアドレスし得るようにする。これ
らのリニヤアドレスに対する一般式は次の通りである。 即ち２つのマップＴ・Ｌｉ及びＴ・Ｌｉ＋１のどちらか
に応じてアドレスＡ＝Ａ（Ｔ・Ｌｉ）又はＡ（Ｔ・Ｌｉ
＋１）をメモリバンクＴＲＡＭ１　に記憶し、且つアド
レスＡ２＝Ａ（Ｔ・Ｌｉ＋１）又はＡ（Ｔ・Ｌｉ）をメ
モリバンクＴＲＡＭ２　に記憶する場合に、 　　　　　　　　　　　　　　　　　　　　Ｕ　　　　
　　　　　　　　　　　　　　　　　　ＶＡ（Ｔ・Ｌｉ
）＝──────＋ｗ　（Ｔ・Ｌｉ）　──────＋
Ｂ（Ｔ・Ｌｉ）　　　　　　　　　　　　　　　　ｓｕ
（Ｔ・Ｌｉ）　　　　　　　　　　　　　　　ｓｖ（Ｔ
・Ｌｉ）　及び 　　　　　　　　　　　　　　　　　　Ｕ　　　　　　
　　　　　　　　　　　　　　　　　　ＶＡ（Ｔ・Ｌｉ
＋１）　＝──────＋ｗ　（Ｔ・Ｌｉ＋１）　──
────＋Ｂ（Ｔ・Ｌｉ＋１）　　　　　　　　　　　
　　　　ｓｕ（Ｔ・Ｌｉ＋１）　　　　　　　　　　　
　　　　ｓｖ（Ｔ・Ｌｉ＋１）　 となる。上式におけるｓｕ（Ｔ・Ｌｉ）　及びｓｖ（Ｔ
・Ｌｉ）　はピラミッドＴのＵ及びＶ方向における最大
マップ（Ｔ・Ｏ）の寸法に対するマップＴ・Ｌｉの寸法
に関連する一般化したスケールファクタを表わす。

【００４４】従来方式におけるように、スケーリングフ
ァクタｓｕ（Ｔ・Ｌｉ）　及びｓｖ（Ｔ・Ｌｉ）　を例
えばＬ及びＴの全ての値に対してｓｕ＝ｓｖ＝２Ｌｉに
よって規定される２の累乗に限定すれば、本発明による
アドレス指定ハードウェアは極めて単純化することがで
きる。さらに簡単なハードウェアは、ＭＩＰ　マップ方
式におけるように、マップの幅の値ｗを例えば幅インデ
ックスＷ（Ｔ・Ｌｉ）　と式ｗ（Ｔ・Ｌｉ）　＝２Ｗ（
Ｔ．Ｌｉ）　とによって規定される２つのテクセルの累
乗に限定することにより得ることができる。こうした２
通りの単純化を図３に示したテクスチュア管理回路４９
に組み込む。これらの限定は方形マップだけでなく四角
形のマップについても云えるが、必要に応じて上述した
式よりももっと一般的な式によるハードウェアを構成す
ることができる。この一般式はさらに一般化して、Ｕ方
向の幅ｗをＶ方向のマップを横切って線形又は非線形的
に変えることによって例えば三角形又は台形のテクスチ
ュアのような他の形状を有効に記憶させることもできる
。

【００４５】ハードウェアの単純化に伴う上述したよう
な限定を考慮して単純なハードウェアに移行させる新規
の式を導出することができる。これらの式は下記に示す
通りであり、ここで用いる記号“→”及び“←”は２進
右レフト（除算）及び左シフト（乗算）をそれぞれ示す
。従って、例えば式“（Ｕ→Ｌ１）ｉ”はＬ１ビット位
置だけ右へシフトした後の値Ｕの整数部、換言するにＵ
÷２Ｌ１の商を示す。

【００４６】 　　　　　　Ａ１＝（Ｕ→Ｌ１）ｉ＋（（Ｖ→Ｌ１）　
ｉ　←Ｗ１）＋Ｂ１ここにＬ１＝Ｌｉ又はＬｉ＋１であ
り、ｗ（Ｔ・Ｌ１）　＝２Ｗ１であり、又　　　　　　
Ａ２＝（Ｕ→Ｌ２）ｉ＋（（Ｖ→Ｌ２）ｉ←Ｗ２）＋Ｂ
２ここにＬ２＝Ｌｉ＋１又はＬｉであり、ｗ（Ｔ・Ｌ２
）　＝２Ｗ２であある。

【００４７】Ａ１及びＡ２に対するこれらの式を実行す
るハードウェアを示す図３に戻り説明すると、図３のＰ
ＬＬＣ５０はＴＲＡＭ１　およびＴＲＡＭ２　内でアド
レスすべきマップの幅及びベース位置を規定する値　Ｗ
１，　Ｂ１，　Ｗ２　及びＢ２をそれぞれ供給する出力
端子を有する。ＰＬＬＣ５０は、テスクチュアメモリバ
ンクＴＲＡＭ１　がマップＴ．Ｌｉ　を含むのかマップ
Ｔ・Ｌｉ＋１を含むのかに応じて値１又は０を取る２進
信号ＳＷＩ　１　を発生するとともに、テスクチュアメ
モリ４１′の他方のバンクＴＲＡＭ２　に関し対応する
指示を与える相補信号外１

【外１】 を発生する。

【００４８】テスクチュアマネジメント回路４９の残部
内には加算器５１を設けて　ＤＯＵ２８′により発生さ
れた値Ｌｉから値Ｌｉ＋１を発生させる。論理信号ＳＷ
Ｉ　１　に応答するマルチプレクサ５２がＬｉ又はＬｉ
＋１の何れかを選択してバンクＴＲＡＭ１　内に記憶さ
れるマップに対するレベル座標Ｌ１を発生する。別のマ
ルチプレクサ５３が相補論理信号ＳＷＩ　２　に応答し
てＬｉ及びＬｉ＋１の他方を選択してバンクＴＲＡＭ２
　内に記憶されるマップに対するレベル座標Ｌ２を発生
する。レベル座標Ｌ１に応答する第１右シフタ５４が　
ＤＰＵ２８′により発生された座標Ｕ，ＶのＵ座標を受
信し、第１スケールドＵ座標Ｕ１＝Ｕ→Ｌ１を発生する
。同じレベル座標Ｌ１に応答する第２右シフタ５５がＶ
座標を受信し、第１スケールドＶ座標Ｖ１＝Ｖ→Ｌ１を
発生する。第３及び第４右シフタ５６及び５７もそれぞ
れＵ及びＶ座標を受信し、レベル座標Ｌ２に応答してテ
スクチュアメモリ４１′の第２バンクＴＲＡＭ２　内に
記憶されるマップに対する第２スケールドＵ及びＶ座標
、Ｕ２＝Ｕ→Ｌ２及びＶ２＝Ｖ→Ｌ２をそれぞれ発生す
る。

【００４９】スケールド座標Ｕ１，　Ｖ１，　Ｕ２及び
Ｖ２はそれらの整数部Ｕ１ｉ　等とそれらの少数部Ｕ１
ｆ　等とに分離する。 第１及び第２左シフタ５８及び５９がスケールドＶ座標
Ｖ１及びＶ２の整数部Ｖ１ｉ　及びＶ２ｉ　をそれぞれ
受信し、それぞれ幅インデックスＷ１及びＷ２に応答し
て値２Ｗ１・Ｖ１ｉ　及び２Ｗ２・Ｖ２ｉ　をそれぞれ
発生する。ここで２Ｗ１及び２Ｗ２はそれぞれバンクＴ
ＲＡＭ１　及びＴＲＡＭ２　内に記憶されるマップの幅
である。

【００５０】加算器６０が第１スケールドＵ座標Ｕ１の
整数部Ｕ１ｉを第１左シフタ５８により発生された値２
Ｗ１・Ｖ１ｉ　に加算して第１リニアオフセットアドレ
スＩ１　を発生する。他の加算器６１が第１オフセット
アドレスＩ１　をＰＬＬＣ５０により発生される第１マ
ップベースアドレスＢ１に加算して第１リニアテクセル
アドレスＡ１を発生してテクスチュアメモリ４１′の第
１バンクに供給する。同様に、他の加算器６２が値Ｕ２
ｉ　及び２Ｗ２・Ｖ２ｉ　を加算して第２リニアオフセ
ットアドレスＩ２　を発生し、更に他の加算器６３が第
２リニアオフセットアドレスＩ２　をＰＬＬＣ５０によ
り発生される第２マップベースアドレスＢ２に加算して
第２リニアテクセルアドレスＡ２を発生してテクスチュ
アメモリ４１′の第２バンクＴＲＡＭ２　に供給する。 一旦シフトされた値Ｖ１ｉ（又はＶ２ｉ）のビットは値
Ｕ１ｉ（Ｕ２ｉ）のビットとオーバラップしないため、
加算器６０及び６２は実際には簡単なＯＲゲートで実現
することができる。

【００５１】各テクスチュアメモリバンクＴＲＡＭ１　
及びＴＲＡＭ２　は図に示すように並列にアドレスし得
る４つの部分Ａ，Ｂ，Ｃ及びＤに区分する。所定のマッ
プを規定するテクセル値は適切なメモリバンク（ＴＲＡ
Ｍ１又はＴＲＡＭ２）の４つの部分Ａ〜Ｄ間に、図２に
おいて各テクセル値に符号Ａ，Ｂ，Ｃ又はＤを付して示
すような所定のパターンに従って分配して２×２のテク
セルパッチの並列アドレッシングを行ない得るようにす
る。図示のパターンでは偶数番のテクセルライン（Ｖが
偶数）のテクセル値が部分Ａ及びＢに交互に記憶される
。奇数番ライン（Ｖが奇数）のテクセル値が部分Ｃ及び
Ｄに交互に記憶される。

【００５２】このパッチアドレッシングを可能にするた
めに、特殊のアドレスポート６４が加算器６１からリニ
アテクセルアドレスＡ１を受信して４つのアドレスＡ１
Ａ　〜Ａ１Ｄ　を発生し４つのメモリＴＲＡＭ１Ａ〜Ｔ
ＲＡＭ１Ｄにそれぞれ供給し、これらアドレスに応答し
てパッチ（Ｕ，　Ｖ）、（Ｕ＋１，　Ｖ），　（Ｕ，　
Ｖ＋１）及び（Ｕ＋１，Ｖ＋１）のテクセル値を４つの
対応する読出ポート　６５Ａ〜６５Ｄ　から得ることが
できる。

【００５３】正しい４つのアドレス　Ａ１Ａ〜Ａ１Ｄ　
の発生を可能にするために、アドレスポート６４は第１
スケールド座標対Ｕ１，　Ｖ１の整数部の最下位ビット
Ｕ１ｉｌｓｂ及びＶ１ｉｌｓｂ　（これらビットはＵ１
及びＶ１が奇数か偶数かを規定する）　を受信する。パ
ッチアドレッシングハードウェア６４，　６５Ａ　〜６
５Ｄ　の詳細な設計に関しては、ディジタルビデオ画像
を変換するのに用いられているものと同様にすることが
でき、その一例は「Ｔｈｅ　Ｅｌｅｃｔｒｏｎｉｃ　ｓ
ｙｓｔｅｍ　Ｄｅｓｉｇｎ　Ｍａｇａｚｉｎｅ　」１９
８７年８月、ｐｐ．８１〜８５のジョエルエッチ．　デ
リックの論文“Ｔｒａｎｓｆｏｒｍｉｎｇ　Ｄｉｇｉｔ
ａｌ　Ｉｍａｇｅｓ　ｉｎ　Ｒｅａｌ　Ｔｉｍｅ”の図
２に示されている。この既知のハードウェアからの１つ
の相違点は図３に示すシステムではテクセルアレーのリ
ニア記憶装置を必要とする点にある。２−Ｄアドレッサ
ブルフレームストアメモリを用いるデリックの回路では
、単位値０００１を縦座標（Ｙ′）に加えて画像の次の
行（Ｙ′＋１）のテクセル値をアドレスする。しかし、
図３の回路では、アレーの幅Ｗ（Ｔ・Ｌｉ）　＝２Ｗ１
をリニアアドレスＡ１に加えてリニアに記憶されたテク
スチュアマップの次の行Ｖ１＋１のテクセル値を正しく
アドレスする。この目的のために、アドレスポート６４
はバンクＴＲＡＭ１　内に記憶されるマップに対しＰＬ
ＬＣ５０により発生される幅インデックスＷ１も受信す
る。

【００５４】同様のパッチアドレスポート６６をテクス
チュアメモリ４１′の第２バンクＴＲＡＭ２　に対し設
け、第２リニアアドレスＡ２、奇／偶インデックスＵ２
ｉｌｓｂ及びＶ２ｉｌｓｂ及び第２幅インデックスＷ２
を受信させる。ポート６６はパッチアドレスＡ２Ａ　〜
Ａ２Ｄ　を発生し、これらアドレスを４つの対応する読
出ポート６７Ａ　〜６７Ｄ　を有する第２テクスチュア
メモリバンクＴＲＡＭ２　のそれぞれの部分Ａ〜Ｄに供
給する。

【００５５】パッチアドレス　Ａ１Ａ〜Ａ１Ｄ　及び　
Ａ２Ａ〜Ａ２Ｄ　を発生させるのに好適な多くの構成が
考えられる。例えば、単一のリニアアドレスＡ１を発生
させ、これを伸張させてアドレス　Ａ１Ａ〜Ａ１Ｄ　を
形成する代りに、パッチアドレッシング機能をリニアア
ドレス発生機能と併合して座標Ｌ１，　Ｕ１及びＶ１か
らアドレス　Ａ１Ａ〜Ａ１Ｄ　の各々を直接発生させる
ことができる。このような実施例ではいつかの素子を４
重にする必要があるが、他の素子をアドレス　Ａ１Ａ〜
Ａ１Ｄ　の少なくとも２つの発生に寄与させることがで
きる。また、もっと多くの並列メモリ及びポートを用い
ることによりもっと大きなパッチをアドレスすることが
できる。

【００５６】バンク　ＴＲＡＭ１の読出ポート　６５Ａ
〜６５Ｄ　からの４つのテクセル値は第１バイリニア（
２−Ｄ）　内挿器ＢＩＬ１の入力端子に供給され、この
内挿器は第１スケールド座標対Ｕ１，　Ｖ１の少数部Ｕ
１ｆ　及びＶ１ｆ　も受信する。バイリニア内挿器ＢＩ
Ｌ１は　（整数部Ｕ１ｉ　及びＶ１ｉ　から得られた）
　アドレス　Ａ１Ａ〜Ａ１Ｄ　によりアドレスされたパ
ッチ内の４つのテクセル値を合成して第１バイリニア内
挿テクセル値ＭＯＤ１を発生する。バンクＴＲＡＭ２　
の読出ポート　６７Ａ〜６７Ｄ　からのテクセル値も同
様に第２バイリニア内挿器ＢＩＬ２に供給され、この内
挿器は第２スケールド座標対Ｕ２，　Ｖ２の少数部Ｕ２
ｆ　及びＶ２ｆ　も受信し、第２バイリニア内挿テクセ
ル値ＭＯＤ２を発生する。

【００５７】２つのバイリニア内挿値ＭＯＤ１及びＭＯ
Ｄ２　（一方はマップＴ・Ｌｉから、他方はマップＴ・
Ｌｉ＋１から得られる）は次いでリニア内挿器ＬＩＮＴ
に供給される。この内挿器ＬＩＮＴは値ＭＯＤ１及びＭ
ＯＤ２を　ＤＰＵ２８′から受信されるレベル座標Ｌの
少数部Ｌｆにより決まる割合で合成してピラミッド座標
Ｌ，Ｕ及びＶに対するトリリニア内挿変調値ＭＯＤ　を
発生する。既知の装置（図１）のように、値ＭＯＤ　は
画素カラー値ＣＯＬ　の変調を直接　（破線パス４２）
　又は　ＤＰＵ２８′内の他の処理を介して間接的に実
行するのに用いることができる。

【００５８】テクセル値　ＭＯＤが色を規定する場合に
は、各テクセル値はＲ，Ｇ，Ｂのような３つのカラー成
分値を含むものとするのが好ましく、この場合には内挿
器　ＢＩＬ１，ＢＩＬ２及び　ＬＩＮＴ　の各々は実際
上３個の内挿器を具えるものとするか、或は他の方法で
３成分内挿を実行し得るように構成する。

【００５９】図３に示すハードウェアは第１及び第２帰
還路７０及び７２も具え、第１メモリバンクＴＲＡＭ１
　からのバイリニア内挿値ＭＯＤ１をテクスチュアメモ
リ４１′の第２バンクＴＲＡＭ２　の書込ポート７１に
供給することができると共に、第２バンクＴＲＡＭ２　
からの値ＭＯＤ２を第１バンクＴＲＡＭ１　の書込ポー
ト７３に供給することができる。ＤＰＵ２８　′により
供給される論理信号ＦＢは帰還路を駆動すべきことを“
１”状態で指示する。ＡＮＤ　ゲート７４及び７５は信
号ＦＢを　ＰＬＬＣ５０　により発生される論理信号Ｓ
ＷＩ　１　及びＳＷＩ　２　と組み合わせて１対の論理
信号　ＦＢ１及びＦＢ２　を発生する。マルチプレクサ
７６及び７８はそれぞれ信号　ＦＢ１＝１及び　ＦＢ２
＝１に応答して、ＦＢ及び　ＳＷ１＝１のときまたはＦ
Ｂ及びＳＷＩ２＝１のときに第１又は第２帰還路７０又
は７２を閉成させる。他の時間中は各マルチプレクサ７
６又は７８は対応する書込みポート７１又は７３をバス
１８を介して　ＣＰＵ１４に接続する。帰還路７０及び
７２の目的についてはそのうち説明するが、しばらくの
間はこれら帰還路は不活性（ＦＢ＝０）であるものとす
る。

【００６０】図４はリニアメモリバンク　ＴＲＡＭ１及
びＴＲＡＭ２　内に記憶される３つの部分ピラミドテク
スチュアマップ（Ｔ＝１，　２，　３）を図示してトリ
リニア内挿に必要な全テクセル値を並列にアクセスし得
ることを示すものである。各メモリバンクはそれぞれリ
ニア物理アドレススペースＡ１又はＡ２を構成する。マ
ップＴのレベルＴｉに対するテクセル値の２−Ｄアレー
（マップ）は　ＰＴ　・　Ｌｉ　で表わされるデータペ
ージとしてリニアに記憶される。テクスチュア１は４つ
のページ　Ｐ１．０　，　Ｐ１．１　，　Ｐ１．２　及
びＰ１．３を有することができ、各ページはその前のペ
ージのリニアサイズの１／４　である。Ｐ１．０がバン
クＴＲＡＭ１　に記憶されるとページＰ１．１がバンク
ＴＲＡＭ２　に、ページＰ１．２がバンクＴＲＡＭ１　
に、以下同様に交互に記憶される。

【００６１】第２テクスチュア（Ｔ＝２）は３つのペー
ジＰ２．１〜Ｐ２．３としてバンクＴＲＡＭ１　及びＴ
ＲＡＭ２　に交互に記憶され、各ページに対応するエン
トリは図５につき以下に述べるページテーブルメモリＰ
ＴＡＢ内に存在する。最高レベルのページ　Ｐ２．０　
も存在するが、図示の時間では必要ないためこのページ
はテクスチュアメモリ内に記憶されないので、一層大き
な自由スペースを必要に応じ他のマップを受信するのに
使用可能になる。実際上、図４　に示すメモリマップは
、種々のテクスチュアピラミットの種々のレベルを形成
する多くの種々のマップがロードされ、使用され、次い
で対応するテクスチュアが不要になったとき又はこのよ
うな高（又は低）解像度が不必要になったときに消去さ
れる時間を表わすことができる。テクスチュアメモリ４
１′のバンクＴＲＡＭ１　及びＴＲＡＭ２　のスペース
以上のテクセルデータが必要とされる場合でもスペース
が使用可能になるまで少なくとも低解像度マップをロー
ドし所要のサイズに内挿することができる。リニアテク
スチュアメモリのこの“優雅な退化”特性は、テクスチ
ュアピラミドが一般に全レベルでスペースを占有するか
全く占有しないかの何れかである既知の２−Ｄマップメ
モリに対し有利となる。

【００６２】第３テクスチュア（Ｔ＝３）も３つのペー
ジで　ＴＲＡＭ１及びＴＲＡＭ２　に交互にロードされ
るが、ページＰ３．０は最初の２つのテクスチュアのＬ
ｉ＝０ページよりも小さい。これは第３テクスチュアは
低ディーテルで規定すればよいためである。このことも
慣例のＭＩＰ　マップに比べてテクスチュアメモリ容量
の有効利用に寄与する。

【００６３】図５は図３のページ位置及び論理回路　Ｐ
ＬＬＣ５０　内に破線で示すページテーブルメモリＰＴ
ＡＢの内容を示し、この回路によりメモリ内の所定のア
レー　Ｔ・Ｌｉを見つけ出すことができる。ページテー
ブル内には各テクスチュアの各ページＰＴ・Ｌｉごとに
エントリがある。各エントリ内の第１アイテムはページ
がバンク　ＴＲＡＭ１に記憶されるのかバンク　ＴＲＡ
Ｍ２に記憶されるのかに応じて値１又は０を取る単ビッ
ト値外２

【外２】 である。従って、このビット値は論理回路ＰＬＬＣを駆
動して信号　　ＳＷＩ　１　及びＳＷＩ２　を発生させ
て図３につき述べたアドレスＡ１及びＡ２の発生を制御
させる。

【００６４】テーブル内の各エントリの第２アイテムは
マップ　Ｔ・Ｌｉの幅インデックスである。ページＰ１
．０はマップ２Ｗ　＝２９　＝５１２　テクセル幅を含
み、Ｐ１．１はマップ　　２８　＝２５６　テクセル幅
を含み、Ｐ３．１は２７　＝１２８　テクセル幅を含み
以下同様である。各エントリの第３アテイムはこのペー
ジを構成するテクセル値が記憶され始めたメモリ（ＴＲ
ＡＭ１　又はＴＲＡＭ２）内のベース位置Ｂを含む。

【００６５】図３に戻り説明すると、ページＰ１．０等
を形成するテクセル値のアレーは図に示すようにバス１
８及び書込ポート７１及び７３を介して　ＣＰＵ１４に
よりメモリバンクＴＲＡＭ１　及びＴＲＡＭ２　に記憶
することができる。これは　ＣＰＵ１４に対する“ハウ
スキーピング”のストレートホワード方式であって、（
ｉ）　テクセルデータの任意の新ページをテクスチュア
メモリの未使用部分に記憶すること、（ｉｉ）所定のピ
ラミッドの順次の各レベルを異なるバンクＴＲＡＭ１　
又はＴＲＡＭ２　に交互に記憶すること、（ｉｉｉ）　
ＰＬＬＣ５０内のページテーブルＰＴＡＢに同時に外３

【外３】 Ｗ及びＢの適切な値をロードすることができる。新テク
スチュアに対し単一ブロック内に十分なスペースを使用
できない場合（例えばＰ２．０をロードする必要がある
場合）　、この場合には“ガーベッジ集収”動作を実行
して未使用部分をよせ集めて十分大きなスペースにする
ことができる。

【００６６】全ピラミッドテクスチュアアレーをデイス
クストア２０又は主メモリ２４内のデータベース内に記
憶することができ、必要に応じ種々の２−Ｄレベルアレ
ー（マップ）を適切なテクスチュアメモリ内のスペア位
置に転送することができる。しかし、帰還路７０及び７
２を設けることによりバイリニア内挿器ＢＩＬ１又はＢ
ＩＬ２を以下に述べるようにフィルタとして使用して、
バス１８を経てロードされる単一の高解像度マップから
順次のレベルのマップを発生させることができる。これ
は、パッチアドレッシング及び内挿によって慣例の如く
ＣＰＵ１４　により実行されるソフトウェアルーチンよ
りも一層高速のフィルタリングを達成し得るために有利
である。

【００６７】図６は存在するバイリニア内挿により発生
される値の帰還を用いて、テクスチュアメモリ４１′の
１つのバンク内に予め記憶されているマップＴ・Ｌｉか
らフィルタリングされたマップＴ・Ｌｉ＋１を発生させ
るために実行される一連の動作を示すフローチャートで
ある。第１ステップ８０において、ＣＰＵ１４　が　Ｐ
ＬＬＣ５０　内のページテーブルＴＲＡＢ内のエントリ
に適切な値外４

【外４】 及び　Ｂ（Ｔ・Ｌｉ＋１）　をローディングすることに
よりページＰＴ・Ｌｉ＋１のためのテクスチュアメモリ
スペースを割当てる。

【００６８】次に、ステップ８２において、ＤＰＵ２８
　′が論理信号ＦＢ＝１をセットして帰還路７０又は７
２を活性化する。ステップ８４において、ＤＰＵ２８　
′がフィルタリング処理中にリニア内挿器　ＬＩＮＴ　
により発生された如何なる値ＭＯＤ　も無視させる。ス
テップ８６において、ＤＰＵ２８　′が多角形を描くた
めに選択されたＵＯ　，ＶＯ　及び偏導関数の値でセッ
トアップされて所望のフィルタ値の発生を生ぜしめる。 図に戻り説明すると、フィルタマップＴ・Ｌｉ＋１の適
切なテクセル位置は丸で囲んだ十字で示した位置である
ものとする。これらテクセル位置に内挿する値を発生さ
せるためには出発値は（Ｕｏ，　Ｖｏ）＝（１／２，　
１／２）であり、偏導関数は 　　　　ｄＵ　　　　　　　　　　　ｄＶ　　　　　　
　　　　　ｄＵ　　　　　　　　　　　ｄＶ　　　──
──＝２；────＝０；────＝０；────＝２
　　　　ｄＸ　　　　　　　　　　　ｄＸ　　　　　　
　　　　　ｄＹ　　　　　　　　　　　ｄＹ　　　であ
る。

【００６９】ステップ８８において、ＤＰＵ２８　′が
仮想の多角形を“描き”、ソースマッスＴ・Ｌｉがバン
ク　ＴＲＡＭ１に記憶されるのかＴＲＡＭ２　に記憶さ
れるのかに応じバイリニア内挿器ＢＩＬ１又はＢＩＬ２
の出力端子に所望のフィルタ値ＭＯＤ１又はＭＯＤ２を
自動的に発生する。同時に、論理信号ＦＢ＝１　及びＳ
ＷＩ　１　＝１又は　ＳＷＩ　２＝１であるため、ＦＢ
１　＝１又はＦＢ２　＝１であり、従ってマルチプレク
サ７６及び７８の一方を駆動して適切な帰還路７０又は
７２を閉成する。このとき内挿値がステップ８０でマッ
プＴ・Ｌｉ＋１のために割当てられた他方のメモリバン
ク（ＴＲＡＭ２又はＴＲＡＭ１）内の位置に自動的に書
き込まれる。

【００７０】図６のプロセスは必要に応じくり返し（そ
の都度ステップ９０で示すようにレベル座標Ｌをインク
リメントさせる）、帰還路７０及び７２を交互に使用し
て全ピラミッドアレーを表示プロセッサ内で単一の外部
発生高解像度アレーから発生させることができる。当業
者であれば異なるスケールファクタが可能であること、
及び非対称マップを考慮して非対称フィルタリングによ
り例えば方形マップから長方形マップを発生させること
ができることは理解されるであろう。特定の例として、
　　　　　　　　　　　　　　　　　　　　　　ｄＵ　
　　　　　　　　ｄＶ　　　　　　　　　ｄＵ　　　　
　　　　　ｄＶ　　（Ｕｏ，　Ｖｏ）＝（０，　０）　
，　　───＝１；───＝０；───＝０；───＝
１　　　　　　　　　　　　　　　　　　　　　　ｄＸ
　　　　　　　　　ｄＸ　　　　　　　　　ｄＹ　　　
　　　　　　ｄＹ　を用いることによりテクスチュアメ
モリの一方のバンクから他方のバンクへのマップのテク
セルごとの転送が得られる。このような転送は前述した
“ガーベッジ集収”動作に有用である。

【００７１】マップフィルタリング及び／又は転送用の
テクスチュアマッピングバードウェアの使用はホストコ
ンピュータで実行するソフトウェアを用いる慣例の方法
より有利である。その理由は、表示プロセッサハードウ
ェアはテクスチュアアレーの高速アドレッシングに予め
適合化されており、２×２パッチアドレッシングハード
ウェア、Ｒ，Ｇ及びＢを並列に受信する内挿ハードウェ
ア等を含んでいるためである。この利点は、この装置に
おける２−Ｄアレーのフィルタリング又は転送は単一の
同一サイズの多角形を描くのに要する時間とほぼ同一の
時間を要することを考えれば容易に理解される。これは
一般に性能の大きな低下を生ずることなくリアルタイム
で消費し得るオーバヘッドである。その理由は、代表的
なシステムは各イメージフレーム内に何百もしくは何千
もの多角形を予め描くことができるためである。帰還を
用いてハードウェアテクスチュアフィルタを実現するこ
とはマップ記憶装置のリニア性に依存せず、デュアルバ
ンクメモリの構造にも依存しない。図１に示すような慣
例の２−Ｄマップ装置でも及び２つのパッチのテクセル
への並列アクセスが与えられない場合でも、専用アドレ
ッシング兼内挿ハードウェアを用いてフィルタリングさ
れたマップを発生させることにより慣例のソフトウェア
アプローチより大きな速度向上が得られ、そのオーバヘ
ッドは依然として１つの多角形に等価になる。

【００７２】上述した実施例において用いたマップサイ
ズ等の数値限定は例えば　ＰＬＬＣ５０　の構成を簡単
にし、複雑な乗算器の代りにビットシフタ５４〜５９の
使用を可能にする。これらの数値限定はテクスチュアメ
モリ内の新ページのスペースの割当てを簡単にする。し
かし、設計をこのように限定する必要はないこと明らか
であり、多くの変更が可能であり、以下に列挙する。例
えば、幅インデックスＷは、マップ幅が常に２Ｎ−Ｌｉ
である（ここで２Ｎ　が最大許容マップ）　場合には別
に記憶する必要はない。この場合には、テクスチュアＴ
＝３の最高レベルが僅か２５６　テクセルである図４及
び図５の例においては、ページＰ３．０をＰ３．１に改
名すれば幅インデックスを除去することができる。その
理由は、この場合にはＬｉ＝０を有する大きなマップが
存在するか否かと無関係にＬｉ　＝１を有する全てのマ
ップがＷ＝８（幅＝２５６）を有する。非対称フィルタ
リングされたマップを提供するためには、先に２Ｎ−Ｌ
Ｖｉ　行により記憶された２Ｎ−Ｌｕｉ　テクセルのマ
ップを識別する２つのレベル値Ｌｕ及びＬｖを供給する
ことができる。これらの変更を実行するのに必要とされ
るテクスチュアマネジメント回路の構造の変更は当業者
であれば容易に明らかである。

【００７３】当業者であれば更にデュアルバンクテクス
チュアメモリを用いてレベル間内挿のための並列アクセ
スを可能にする原理は上述したリニアテクスチュアメモ
リ構成にのみ適用し得るものでないこと明らかである。 図７は２つの２次元テクスチュアメモリバンク１７０　
及び１７２　内に２つのピラミッドテクスチュアアレー
（Ｒ１／Ｇ１／Ｂ１及びＲ２／Ｇ２／Ｂ２）　を記憶す
る１つの可能な例を示す。割当ては図２の慣例の　ＭＩ
Ｐマップ装置と同様であるが、任意の１つのテクスチュ
アの隣接レベクから並列読出しができる。更に当業者で
あれば図１のマッピングハードウェア４０をこのような
デュアルテクスチュアメモリの利点を取り入れるように
変更してレベル間内挿に必要な２レベルマップの並列ア
ドレッシングを達成し得るようにすることは容易である
。帰還路７０及び７２（図３）のような帰還路を設ける
ことにより単一の高解像度からピラミッドマップを発生
するハードウェアを得ることもできる。

【００７４】当業者であれば以上の説明を読めば更に他
の変更が可能であり、本発明はこれらの変更も含むもの
であること勿論である。

【図面の簡単な説明】

【図１】既知のタイプのテスクチュアマッピングハード
ウェアを含む表示装置のブロック図である。

【図２】テクスチュアメモリ内に記憶されるテクセル値
の２−Ｄアレーを示す図である。

【図３】本発明を具現する新規なテクスチュアマッピン
グハードウェアのブロック図である。

【図４】図３のハードウェア内の２つのリニアテクスチ
ュアメモリへの３つのピラミッドテクスチュアマップの
記憶態様を示す図である。

【図５】図３のハードウェア内のページテーブルメモリ
の内容を示す図である。

【図６】図３〜５のハードウェアにおいて本発明に従っ
て帰還路を用いてフィルタリングされた２−Ｄアレーを
発生させるプロセスを示すフローチャートである。

【図７】既知のハードウェアのものと類似の２個の二次
元テクスチュアメモリ内の２個のピラミッドテクスチュ
アマップの記憶態様を示す図である。

【符号の説明】

１０　　キーボード １２　　入力装置 １４　　中央処理ユニット １６　　ビデオカメラ １８　　バス ２０　　ディスクストア ２２　　ＲＯＭ　 ２４　　主メモリ（ＭＲＡＭ） ２６　　特殊処理ハーバトウェア ２８，　２８′　　表示処理ユニット ３０　　表示メモリ ３２　　タイミングユニット（ビデオコントローラ）３
４　　表示スクリーン ３６　　ディジタル−アナログ変換器 ４０　　マッピングハードウェア ４１，　４１′　　テクスチュアメモリＴＲＡＭ１，　
ＴＲＡＭ２　　メモリバンク４３　　書込ポート ４４，　４５　　読取アドレスポート ４６　　読取ポート ４７，　４８　　２進シフト回路 ４９　　テクスチュア管理回路 ５０　　ページ位置兼論理回路 ５１，　６０，　６１，　６２，　６３　　加算器５２
，　５３　　マルチプレクサ ５４，　５５，　５６，　５７，　５８，　５９　　シ
フタ６４，　６６　　アドレスポート ６５Ａ−６５Ｄ，６７Ａ−６７Ｄ　　読出ポートＢＩＬ
１，　ＢＩＬ２　　バイリニア内挿器ＬＩＮＴ　　リニ
ア内挿器 ７０，　７２　　帰還路 ７４，　７５　　ＡＮＤ　ゲート ７６，　７８　　マルチプレクサ

Claims (10)

【特許請求の範囲】
1. 【請求項１】　　２次元（２−Ｄ）変調パターンを少な
   くとも２つの異なる解像度レベルで表わす複数個の２次
   元（２−Ｄ）アレーを具えるテクスチュアエレメント（
   “テクセル”）値のミラミッド形又は部分ピラミッド形
   アレーを記憶するテキスチュアメモリを有する表示プロ
   セッサを具え、該表示プロセッサは、更に、記憶変調パ
   ターンを表示基本要素上にマップすべき指示を含む基本
   記述を受信し記憶２−Ｄアレー内のテクセル値をアドレ
   スする２−Ｄ座標対を発生して記憶変調パターンを表示
   要素上にマッピングする座標発生手段と、前記２−Ｄ座
   標対の小数部に応答してアドレスされたアレーからの複
   数個のテクセル値を合成して内挿テクセル値を発生する
   ２−Ｄ内挿手段とを具えている表示装置において、当該
   装置は更に帰還手段を具え、該手段により前記２−Ｄ内
   挿手段により１つの２−Ｄアレーから発生された内挿テ
   クセル値を前記テクスチェアメモリに帰還記憶してピラ
   ミッド又は部分ピラミッドアレーの他の２−Ｄアレーを
   形成し得るようにしたことを特徴とする表示装置。
2. 【請求項２】　　前記テクスチエアメモリは少なくとも
   ３個の並列アドレスメモリに分割し、且つ２−Ｄアレ−
   記憶手段は各２−Ｄアレ−のテクセル値をインタリーブ
   式に分配するよう構成し、単一の２−Ｄ座標対に応答し
   て２−Ｄパッチのテクセル値をテクスチュアメモリから
   並列に読出して前記２−Ｄ内挿手段に供給し得るように
   したことを特徴とする請求項１記載の表示装置。
3. 【請求項３】　　前記テクスチュアメモリは並列にアド
   レスし得る第１及び第２テクスチュアメモリバンクを具
   え、且つ前記帰還手段は前記他の２−Ｄアレーを前記２
   個のテクスチュアメモリバンクのうち前記１つの２−Ｄ
   アレーを記憶しない方のバンクに記憶するように構成し
   、前記１つの２−Ｄアレーからのテクセル値を前記内挿
   手段へ読出し供給するのと並行して、得られた内挿値を
   記憶して前記他の２−Ｄアレーを形成し得るようにした
   ことを特徴とする請求項１記載の表示装置。
4. 【請求項４】　　前記２−Ｄ座標発生手段及び帰還手段
   は、ピラミッドアレーの順に低い解像度レベルを発生し
   て第１及び第２テクスチュアメモリバンクに交互に記憶
   するように構成したことを特徴とする請求項３記載の表
   示装置。
5. 【請求項５】　　前記テクスチエアメモリは少なくとも
   ３個の並列アドレスメモリに分割し、且つ２−Ｄアレ−
   記憶手段は各２−Ｄアレ−のテクセル値をインタリーブ
   式に分配するよう構成し、２−Ｄパッチのテクセル値を
   第１及び第２テクスチエアメモリバンクの各々から並列
   に読み出し得るようにし、前記内挿手段は各パッチ内の
   ２−Ｄ内挿値をレベル間内挿値と合成して８個以上のテ
   クセル値を含む２つのパッチから単一の３−Ｄ内挿値を
   発生するよう構成したことを特徴とする請求項３又は４
   記載の表示装置。
6. 【請求項６】　　前記内挿手段が第１及び第２テクスチ
   ュアメモリバンク内にそれぞれ記憶されている２−Ｄパ
   ッチ内の値間の２−Ｄ内挿を実行するために第１及び第
   ２の２−Ｄ内挿器を具え、且つ前記帰還手段が一方のテ
   クスチュアメモリバンク内に記憶され且つ第１の２−Ｄ
   内挿器により内挿された２−Ｄアレーから読出されたテ
   クセル値を他方のテクスチュアメモリバンク内の他の２
   −Ｄアレー内に書き込み得る手段を構成するようにした
   ことを特徴とする請求項５記載の表示装置。
7. 【請求項７】　　前記テクスチュアメモリはリニアアド
   レスメモリを具え、前記表示プロセッサは、更に、２−
   Ｄ座標対を受信してこの座標対からリニア物理アドレス
   を発生してテクスチュアメモリに供給する物理アドレス
   発生手段を具えていることを特徴とする請求項１〜６の
   何れかに記載の表示装置。
8. 【請求項８】　　請求項１〜７の何れかに従って構成さ
   れた表示装置を動作させる方法であって、（ａ）　主メ
   モリから２−Ｄ変調パターンを第１解像度レベルで表わ
   すテクスチュア値の第１の２−Ｄアレーをテクスチュア
   メモリに転送するステップと、（ｂ）　表示プロセッサ
   内の座標発生手段をもって第１の２−Ｄアレー内のテク
   セル値を対称にアドレスする２−Ｄ座標対を発生させて
   内挿手段により発生される内挿値を第１の２−Ｄアレー
   内のテクセル値の数より少数にすると共にこれら内挿値
   をもって前記変調パターンを第１解像度レベルより低い
   第２解像度レベルで表わすステップと、 （ｃ）　帰還手段を駆動してこれら内挿値をテクスチュ
   アメモリ内に第２の小さな２−Ｄアレーの形態に記憶し
   、第１の２−Ｄアレーと一緒にビラミッドアレーの一部
   を形成するステップとを具えることを特徴とする表示装
   置の動作方法。
9. 【請求項９】　　第２の２−Ｄアレーには記憶時に第１
   のアレーの一方向又は２方向のテクセル値の数の半分を
   含ませることを特徴とする請求項８記載の方法。
10. 【請求項１０】　　ステップ（ｂ）　及び（ｃ）　を第
    １のアレーの代りに第２のアレーについてくり返し、以
    下同様にくり返えしてその前のアレーより小さく且つそ
    れより低い解像度レベルで変調パターンを表わす他の２
    −Ｄアレーを順次発生させることを特徴とする請求項８
    又は９記載の方法。