JPS63108420A - メモリ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ディジタルパターンを記憶するリードオン
リメモリ　（ＲＯＭ）のアドレス領域を有効に利用して
、多数のディジタルパターンデータを小数のＲＯＭにて
提供するメモリ制御装置に関するものである。

〔従来の技術〕

元信号の所定期間にわたって、元信号とは異なる形態の
信号に置き換えることが必要な場合、一般に、置き換え
用データを記憶したリード　オンリ　メモリ（ＲＯＭ）
から読出された置き換え用データを用いることが多い、
従って、単純に見積もると、置き換える信号の形態の種
類相当数だけのＲＯＭが必要になる。第３図は例えば元
信号をビデオ信号として、置き換える信号が２種類の場
合の従来例を示すブロック図であり、図において１はタ
イミング発生回路、２は読出し制御回路、３は第１のＲ
ＯＭ、４は第２のＲＯＭ、５は第１のＲＯＭ３の出力を
ラッチする第１のラッチ回路、６は第２のＲＯＭ４の出
力をラッチする第２のラッチ回路、７はＲＡＭ、８はＲ
ＡＭ７の出力をラッチする第３のラダチ回路、９はライ
ン制御回路、１０は選択回路、１）は選択回路１０の出
力をラッチする第４のラッチ回路、１２はメモリ切換回
路である。なお、同図においてはＲＯＭに関する読出し
操作についてのみ示している。

次に動作について説明する。ビデオ信号から分離したフ
ィールド周波数Ｆｖの垂直同期信号ＶＳと水平同期周波
数Ｆ、の水平同期信号Ｈ３がタイミング発生回路１に入
力される。また読出しクロックＲＣＫもタイミング発生
回路１に入力され、タイミング発生回路１からは、フィ
ールド周波数ＦＶの周期の読出しフィールド信号ＲＶ、
水平同期周波数Ｆ工の周期Ｔ、の続出し水平同期信号Ｒ
Ｈ１同じくＴにの周期で発生する読出しリセットパルス
ＲＰＩが出力される。続出制御回路２は読出しクロック
ＲＣＫとタイミング発生回路１出力の読出しリセットパ
ルスＲＰＩとが入力するたとえばアドレスカウンタであ
り、水平同期周波数ＦＨの周期Ｔ、毎にリセットされる
読出しアドレスＲＡ１を出力する。読出しアドレスＲＡ
Ｉは第１のＲＯＭ３及び第２のＲＯＭ４へのワードアド
レスとして入力される。第１のＲＯＭ３及び第２のＲＯ
Ｍ４には少なくとも入力する読出しアドレスに対応した
ワードアドレス位置にそれぞれ異なる内容のディジタル
パターンデータが記憶されている。

したがって、第１のＲＯＭ３及び第２のＲＯＭ４からは
それぞれ異なる読出しデータＩＡ及び２Ａが得られる。

これらの読出しデータＩＡ及び２Ａはそれぞれ第１のラ
ッチ回路５及び第２のラッチ回路６に入力されて読出し
クロックＲＣＫによってラッチされ、ラッチ後出力ＩＬ
及び２Ｌが得られる。

一方、読出しアドレスＲＡＩはまたランダムアクセスメ
モリＲＡＭ７にも入力される０図示しない書込み制御に
おいて、ＲＡＭ７には元信号のビデオ信号を、例えば読
出しクロックＲＣＫと同一である書込みクロックＷＣＫ
にて標本化及び量子化したディジタルデータが一水平走
査周期ＴＨ毎にリセットされる書込みクロックより作成
した書込みアドレスにて書込まれている。そして、読出
し時においてはＲＡＭ７に入力する一水平周′＃Ａ’ｒ
　Ｎ毎にリセットされた読出しアドレスＲＡＩに対応し
て書込まれたデータを読出し、この読出しデータＲＯは
次段の第３のラッチ回路８に入力され、ラッチ後出力Ｒ
１を得る。

また、タイミング発生回路１の出力である、フィールド
周期の読出しフィールド信号ＲＶと一水平走査周期ＴＨ
の読出し水平同期信号ＲＨはライン制御回路９に入力さ
れる。ライン制御回路９の一方出力であるＲＯＭ選択信
号Ｓ１は一水平走査周期ＴＭ単位で上述の第１のラッチ
回路５のラッチ後出力ＩＬあるいは第２のラッチ回路６
のランチ後出力２Ｌのいずれかを選択回路１ｏにて選択
する制御信号であり、たとえばｓｌがＨ（あるいはＬ）
であればラッチ後出力ＩＬを選択し、ｓｌがＬ（あるい
はＨ）であればラッチ後出力２Ｌを選択する。すなわち
、選択回路１ｏは第１のＲＯＭ３あるいは第２のＲＯＭ
４のいずれかのディジタルパターンデータを出力し、第
４のランチ回路１）にて読出しクロックＲＣＫでラッチ
された信号０１となる。

さらに、ライン制御回路９の他方出力であるメモリ切換
信号Ｓ２はまた一水平走査周期Ｔ□単位で、ＲＡＭ７の
読出しデータに関する第３のラッチ回路８出力信号Ｒ１
あるいは、第１のＲＯＭ３及び第２のＲＯＭ４の読出し
データに関する第４のラッチ回路１）出力信号０１のい
ずれかをメモリ切換回路１２にて切換えて選択する制？
Ｉｌ信号である。すなわち、メモリ切換回路１２は一水
平走査周期ＴＯ単位でＲＡＭ？及び第１のＲＯＭ３及び
第２のＲＯＭ４からのそれぞれ読出しデータを適宜選択
した信号ＦＯを出力しており、２個のＲＯＭから読出し
た２種類の置き換え用データで元信号の所定期間を置き
換えることができる。

第４図は第３図の動作を示す波形図であり、図中、ａ、
ｂ、ｃはそれぞれ一水平走査周期Ｔ、毎に読出されたＲ
ＡＭ７．第１のＲＯＭ３．第２のＲＯＭ４の読出しデー
タＲＯ，ＩＡ、２Ａである。

同図ｄはＲＯＭ選択信号Ｓ１であり、選択回路１０から
は、信号Ｓ１がＨレベルであれば第ｌＲＯＭ３の読出し
データが、信号Ｓ１がＬレベルであれば第２ＲＯＭ４の
読出しデータが同図ｅの如く出力信号ｏＯとして得られ
る。同図ｆはメモリ切換信号Ｓ２であり、信号Ｓ２がた
とえばＨレベルの期間では選択回路１０から出力したＲ
ＯＭの読出しデータが、信号Ｓ２がＬレベルの期間では
ＲＡＭ７の読出しデータが選択された出力ＦＯが得られ
る。

〔発明が解決しようとする問題点〕

従来のメモリ制御装置は、以上のように元信号の少なく
とも一部の期間を別の信号に置き換えるに際して、その
置き換える信号に対応したディジタルパターンデータを
記憶したＲＯＭを個々に備えて構成しているので、置き
換える信号の種類に応じた数だけＲＯＭが必要となり装
置が大型化するという問題点があり、特にＲＯＭの動作
速度を低速にするため、置き換えるデータをパラレルデ
ータとして、ＲＯＭの読出しデータ゛のビット数がパラ
レル数に比例して増大する場合には、ＲＯＭの所要数が
さらに増加するという問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、ＲＯＭの所要数を少なくできるメモリ制御装
置を得ることを目的とする。

〔問題点を解決するための手段〕

この発明に係るメモリ制御装置は、読出し制御回路が出
力する一定周期毎にリセットされる読出しアドレスのア
ドレス数に対応するアドレス入力の所定ビットにおける
アドレス数の２″倍（ｎ≧１、整数）のワードアドレス
数を有するＲＯＭを設け、該ＲＯＭに記憶された最大２
ｎ種類のディジタルパターンディジタルパターンのなか
のいずれか１種類を上記読出しアドレス及びブロック制
御回路の出力する一定周期単位のアドレス制御信号で特
定して読出すことによって１個のＲＯＭから２ｆｉ種類
の置き換え用データを得るようにしたものである。

〔作用〕

この発明におけるメモリ制御装置は、一定周期毎にリセ
ットされる読出しアドレスと一定周期単位のアドレス制
御信号とでＲＯＭのアドレスを特定することにより、該
特定されたアドレスに対応している２″種類のなかの１
種類のディジタルパターンデータを特定して読出すこと
によりデータの置き換えを行うことができる。

〔実施例〕

以下、本発明の一実施例を図について説″明する。

第１図は本発明の構成を示すブロック図であり、同図に
おいて取り扱う元信号は第３図に示した従来例と同様に
たとえばビデオ信号として以下説明する。第１図におい
て１はタイミング発生回路であり、図示しないビデオ信
号から分離したフィールド周波数の周期の垂直同期信号
ＶＳと一水平走査周期Ｔイの水平同期信号ＨＳ書込みク
ロックＷ（、ＫＳ続出しクロックＲＣＫがそれぞれ入力
している。そして、タイミング発生回路１は、書込みタ
イミング発生回路ＷＣＫと水平同期信号Ｈ３とから一水
平走査周期ＴＨ毎に書込みクロックＷＣＫに同期した書
込みリセットパルスＷ１を出力する。２２は書込み制御
回路であり、書込みクロックＷＣＫと書込みリセットパ
ルスＷ１とが入力することにより、−水平走査周期Ｔ、
毎にリセットされる書込みアドレスＷＡＩを出力する。

また、タイミング発生回路１は、読出しクロックＲＣＫ
と水平同期信号Ｈ３とから読出しクロックＲＣＫに同期
したＴＭ同周期読出しリセットパルスＲＰ１を出力する
。２は読出し制御回路であり、読出しクロックＲＣＫ及
び読出しリセットパルスＲ１を入力して、−水平走査周
期Ｔ、毎にリセットされる読出しアドレスＲＡＩを出力
する。

タイミング発生回路１の出力であるアドレス切換信号Ｔ
１は、アドレス切換回路２５に入力する書込みアドレス
ＷＡＩか続出しアドレスＲＡＩのいずれかを、例えば−
水平走査周期Ｔや単位で選−択切換する信号であり、該
信号に基づいてアドレス切換回路２５からは書込みある
し１は読出しのアドレスＢ１が出力する。ランダムアク
セスメモリＲＡＭ７には、たとえば書込みクロックＷＣ
Ｋで標本化及び量子化された元信号であるビデオ信号の
ディジタルパターンが書込みデータとして入力する一方
、タイミング発生回路１がらの書込み。

読出し信号Ｔ２が入力している。書込み、読出し信号Ｔ
２が書込みを選択する場合には、ＲＡＭ７へのアドレス
人力Ｂ１における書込みアドレスＷＡ１に対応して、書
込みデータをＲＡＭ７に書込むことが行われる。書込み
、読出し信号Ｔ２が読出しを選択する場合には、ＲＡＭ
７へのアドレス人力Ｂ１における読出しアドレスＲＡＩ
に応対して、書込れたデータを順次読出すことが行われ
、読出しデータＲＯがＲＡＭ７より出力される。なお、
ＲＡＭ７のメモリ構成については種々のものが考えられ
るが、本発明においてはメモリ構成そのものについては
関係がないので説明は省略するが、一定周期の一水平走
査周期ＴＮ毎にリセットされた読出しアドレスに対応し
てＲＡＭ７からは順次データが読出されている。

第２図は第１図実施例の動作を説明するタイムチャート
であり、同図（ａ）は一定周期の一水平走査周期Ｔ、単
位で上述のＲＡＭ７から順次読出された読出しデータＲ
Ｏである。

また、第１図において、タイミング発生回路１は、フィ
ールド周波数の周期及び−水平走査周期Ｔ、で読出しク
ロックＲＣＫに同期した続出しフィールド信号ＲＶ及び
読出し水平同期信号ＲＨを出力する。ここに、読出しフ
ィールド信号ＲＶはフィールド毎に読出し水平同期信号
ＲＨをリセットするために用いるものである。ブロック
制御回路９に読出しフィールド信号ＲＶ及び読出し水平
同期信号ＲＨは入力され、ブロック制御回路９は一水平
走査周期ＴＭ単位のアドレス制御信号ＳＡ。

メモリ切換信号ＳＢ及びライン指定信号ＳＣを出力する
。

リードオンリメモリＲＯＭ２３には、読出し制御回路２
から出力したＴ、ｌ毎にリセットされる読出しアドレス
ＲＡＩがたとえばＲＯＭ２３のアドレス入力の所定ビッ
トにおいて下位よりＢ、、Ｂ１、・・・、Ｂ□、までの
ｍビットに入力している。

また、ブロック制御回路９がら出力したやはり一定周期
Ｔ、単位のアドレス制御信号ＳＡはＲＯＭ２３のアドレ
ス入力のＢ、−１より上位ｎビットに入力する信号であ
る。すなわち、ＲＯＭ２３は、一定周期の一水平走査周
期毎にリセットされる読出Ｌ７）’レスＲＡＩに対応す
るアドレス入力のｍビットにおけるアドレス数２−の２
１）倍（ｎ≧１゜整数）のアドレス数を有しているもの
である。今、アドレス制御信号ＳＡがたとえば第２図（
ｂ）に示すように１ビツトのＨあるいはＬを示す２値デ
ータであり、ＲＯＭ２３のワードアドレスのビットＢ。

に入力している場合を考える。このとき、アドレス制御
Ｉ慣号ＳＡが一定周期Ｔ。の正整数倍の期間Ｈレベルを
呈する状態では、ＲＯＭ２３の読出しアドレスは一定周
期Ｔ、ｉ毎の読出しアドレスＲＡ１のアドレス値に２１
′が加わったアドレス値を示し、ＳＡがＬレベルを呈す
る状態ではＲＯＭ２３の読出しアドレスはＲＡＩのアド
レス値のままである。そして、ＲＯＭ２３には、読出し
アドレスＲＡＩに対応したアドレス位置に一種類のディ
ジタルパターンディジタルパターンＤ１が記憶され、ま
た、ＲＡＩに２”が加算された読出しアドレスに対応し
たアドレス位置には別のディジタルパターンディジタル
パターンＤ２が記憶されているので、ＲＯＭ２３からは
第２図（Ｃ）に示す如く二種類の読出しデータＤ１及び
Ｄ２を有する読出し信号ＫＯが出力する。

ブロック制御回路９の出力であるブロック指定信号ＳＣ
は、フィールド毎に所定の水平走査期間を指定する一定
周期Ｔ、単位の信号であり、ブロック内制御回路２１に
入力される。ブロック内制御回路２１にはまた読出し制
御回路２からの所定の一水平走査期間内の所定範囲にＨ
レベルを呈する出力信号ＳＤを第２図（ｄ）の如（出力
する。すなわち、出力信号ＳＤは一水平走査期間未満の
範囲を表す信号である。

また、ブロック制御回路９の出力信号ＳＢは第２図（ｅ
ｌに示すように、フィールド毎に一水平走査周期ＴＨ単
位でＨレベルを呈する信号であり、ＯＲ回路２８に入力
される。ＯＲ回路２８にはブロック内制御回路２１の出
力信号ＳＤが他方入力しており、ＯＲ回路２８からは第
２図（ｆ）に示す如き選択制御信号ＳＥが得られ切換回
路２７へ選択制御信号として入力している。

ＲＯＭ２３の読出しデータＫＯ及びＲＡＭ７の読出しデ
ータＲＯはそれぞれランチ回路２４及び２６にて読出し
クロックＲＣＫでラッチされ、それぞれランチ後出力に
１及びＲ１となって切換回路２７にデータとして入力す
る。選択制御信号ＳＥがＨレベルの場合にはＲＯＭ２３
の読出しデータＫＯから得た信号に１を選択し、ＳＥが
Ｌレベルの場合にはＲＡＭ７の読出しデータＲＯから得
た信号Ｒ１を選択し、切換回路２７からは第２図（沿に
示す出力信号ＦＯが得られる。すなわち、出力信号ＦＯ
においては、元信号であるビデオ信号に関するＲＡＭ７
からの読出しデータの他に、この読出しデータに置き換
えるべき２種類の異なる読出しデータが１個のＲＯＭか
ら得られたことになる。

なお、上記実施例では、アドレス制御信号ＳＡが１ビツ
トの２値データであり、１個のＲＯＭ２３に２種類のこ
となるデータが記憶されている場合について説明したが
、一般には最大２Ｒ（ｎ≧１、整数）種類の異なるデー
タをＲＯＭ２３に記憶させることができる。この場合に
は、アドレス切換信号ＳＡはｎビットの２値データとし
て扱えばよい。

また、上記実施例では、一定周期毎にリセットされる読
出しアドレスＲＡＩがＲＯＭ２３の下位よりｍビットの
アドレスに入力し、アドレス制御信号ＳＡはそれより上
位ｎビットに入力することで、ＲＯＭ２３のアドレス値
を読出しアドレスＲＡ１のアドレス値を基準にして２”
ずつ加算したアドレスに特定していたが、これに限定さ
れるものではない。すなわち、読出しアドレスＲＡＩが
ＲＯＭ２３の（ｍ＋ｎ）ビットのアドレスに入力するよ
うなアドレス値であるとしても、読出しアドレスＲＡＩ
のアドレス数は２”以下であるので、アドレス制御信号
ＳＡによりＲＯＭ２３のアドレス入力の上位ｎビットを
制御して、読出しアドレスＲＡＩから２角ずつ減算した
アドレス値を特定でき、上記実施例と同様の効果を有す
る。

〔発明の効果〕

以上のように、この発明によれば、読出し制御回路が出
力する一定周期毎にリセットされる読出しアドレスが入
力するＲＯＭのワードアドレスの所定ビットにおけるア
ドレス数の２′倍のアドレス数を有するＲＯＭを設け、
該ＲＯＭに記憶された置き換えデータを上記読出しアド
レスとブロック制御回路が出力するアドレス制御信号と
によって特定して読出しする構成にしたかう、上記ＲＯ
Ｍに最大２″種類のディジタルパターンデータを記憶す
ることができるので、少ないＲＯＭ所要数にて多くの種
類のディジタルパターンデータをＲ″ＡＭから上記読出
しアドレス及びアドレス制御信号に対応して読出された
データに置き換えることができ、装置が小型化できる効
果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるメモリ制御装置の構
成を示すブロック図、第２図は第１図の動作を説明する
ためのタイミングチャート図、第３図は従来の置き換え
データ用ＲＯＭの構成を示すブロック図、第４図は第３
図の動作を説明するタイミングチャート図である。 図中、１はタイミング発生回路、２は読出し制御回路、
９はブロック制御回路、２１はブロック内制御回路、２
３はＲＯＭ、７はＲＡＭ、２７は切換回路。

Claims (1)

【特許請求の範囲】
1. （１）元信号及び所定のクロック信号を入力とし、書込
   み、読出しに必要な所定のタイミング信号を出力するタ
   イミング発生手段と、 上記タイミング発生手段の出力及び読出しクロック信号
   を入力として一定周期毎にリセットされる読出しアドレ
   スを発生する読出し制御手段と、上記読出し制御手段か
   ら出力した読出しアドレスに応じて読出しデータを出力
   するランダムアクセスメモリ（ＲＡＭ）と、 上記読出し制御手段から出力した読出しアドレスのアド
   レス数に対応するアドレス入力の所定ビットにおけるア
   ドレス数の２＾ｎ倍（ｎ≧１）のワードアドレス数を有
   するリードオンリメモリ（ＲＯＭ）と、 上記タイミング発生手段の出力を入力として一定周期単
   位のアドレス制御信号、メモリ切換信号及びブロック指
   定信号を発生するブロック制御手段と、 上記ブロック指定信号を入力とし該指定信号により指定
   されたブロック内において一定周期内のメモリ切換信号
   を発生するブロック内制御手段と、上記ブロック制御手
   段から出力した上記一定周期単位のメモリ切換信号ある
   いは上記ブロック内制御手段から出力した上記一定周期
   内のメモリ切換信号を選択制御入力とし、上記２つのメ
   モリ切換信号の少なくとも一方がＨ（あるいは両方がＬ
   ）の場合には、上記読出しアドレスと上記ブロック制御
   手段から出力したアドレス制御信号とでアドレスを特定
   して上記ＲＯＭに記憶された最大２＾ｎ種類のディジタ
   ルパターンデータのなかの該特定されたアドレスに対応
   している１種類のディジタルパターンに関する上記ＲＯ
   Ｍからの読出しデータを出力し、上記２つのメモリ切換
   信号の両方がＬ（あるいは少なくとも一方がＨ）の場合
   には上記ＲＡＭからの上記読出しデータを出力する切換
   手段とを備えたことを特徴とするメモリ制御装置。